當前人工智能席卷全球，半導體產業(yè)迎來新一輪發(fā)展浪潮。與以往依賴制程微縮的發(fā)展路徑不同，這一輪需要在系統(tǒng)架構、互連技術與數(shù)據(jù)流動方式等多個層面的全面升級才能滿足需求。這使芯片與系統(tǒng)的設計范式正在發(fā)生根本性的轉變，無論算力規(guī)模、數(shù)據(jù)帶寬，還是系統(tǒng)復雜度都遠遠超出傳統(tǒng)設計工具與方法的承載范圍。作為半導體產業(yè)的基石，EDA/IP 依然是破解當前挑戰(zhàn)的關鍵環(huán)節(jié)。

在 IIC Shanghai 2026 國際集成電路展覽會暨研討會活動期間，Cadence 公司的三位演講嘉賓分別從人工智能戰(zhàn)略、智能體 AI 全流程解決方案、3D-IC 多芯粒技術等維度，深度解讀了新形勢下 EDA 與 IP 的發(fā)展趨勢、關鍵作用，以及 Cadence 如何以系統(tǒng)級創(chuàng)新應對產業(yè)變革的發(fā)展策略。

01 AI 驅動半導體全面升級，IP 成關鍵支點

“AI 正在驅動一輪新的半導體成長，但這一輪成長過程中并不只是制程的微縮，而是在系統(tǒng)架構、互連和數(shù)據(jù)流動方式等方面都在推進半導體技術的全面升級?！痹?IIC “中國 IC 領袖峰會”上，Cadence 亞太區(qū) IP 與生態(tài)系統(tǒng)銷售群資深總監(jiān)陳會馨發(fā)表了題為《Cadence 人工智能戰(zhàn)略與數(shù)據(jù)中心算力芯片的 IP 解決方案》的演講。她強調，隨著 AI 技術的持續(xù)演進，其正深刻改變整個電子系統(tǒng)和半導體市場的增長格局，也對芯片與系統(tǒng)設計提出了前所未有的挑戰(zhàn)。

陳會馨指出，AI 的發(fā)展大致可分為三個遞進階段，且每個階段都對半導體產業(yè)提出了全新需求。第一階段是當前正在快速推進的 Infrastructure AI，核心是大規(guī)模數(shù)據(jù)中心和 AI 基礎設施建設，對算力、帶寬的需求呈現(xiàn)爆發(fā)式增長；第二階段是 Physical AI，面向自動駕駛、機器人、無人機等具身智能應用，要求芯片具備更高的能效比和實時響應能力；第三階段則是 Sciences AI，聚焦生命科學和復雜系統(tǒng)建模，需要芯片支持更復雜的計算場景和多維度數(shù)據(jù)處理。隨著這三個階段的逐步演進，半導體系統(tǒng)的規(guī)模和設計復雜度急劇上升，同時顯著縮短了產品上市的時間。曾經支撐產業(yè)高速發(fā)展的摩爾定律紅利，如今已難以單獨滿足產業(yè)發(fā)展需求，單純依靠制程微縮已無法破解性能、功耗與成本之間的矛盾。在這一背景下，行業(yè)必須跳出傳統(tǒng)設計思維，在架構、互連和設計方法等諸多方向上進行全面創(chuàng)新。無論是 EDA 工具還是 IP 在此過程中都將發(fā)揮關鍵性的作用。

演講中，陳會馨以 Cadence 的 IP 技術為例，又深入介紹了 Cadence IP 在這場系統(tǒng)級創(chuàng)新變革中發(fā)揮的核心作用。陳會馨指出，當前的數(shù)據(jù)中心正在走向 AI Factory，其中的內部數(shù)據(jù)流動方式正在發(fā)生深刻變化。AI 工作負載的一個關鍵特點是高帶寬、低延遲、緩存一致性的數(shù)據(jù)訪問需求。這對互連協(xié)議的隊列機制、P2P 能力和內存一致性都提出了新的要求。

因此，接口 IP、存儲 IP 以及先進互連技術，在這場系統(tǒng)級創(chuàng)新變革中成為了核心的支撐力量。IP 技術不再是簡單的設計模塊復用，而是深度融入系統(tǒng)架構設計的核心環(huán)節(jié)，直接影響系統(tǒng)的 PPA（性能、功耗、面積）表現(xiàn)與上市周期。

立足產業(yè)發(fā)展趨勢，Cadence 在數(shù)據(jù)中心與 HPC/AI IP 領域持續(xù)加大投入，構建了完善的 IP 產品矩陣，形成了覆蓋接口 IP、存儲 IP 與先進互連技術的全流程解決方案，為系統(tǒng)級創(chuàng)新提供全方位支撐。

在存儲 IP 領域，Cadence 的 HBM3/HBM4、GDDR7、DDR5 等存儲 IP，通過優(yōu)化架構設計，實現(xiàn)了存儲容量與讀寫速度的雙重提升，同時降低了功耗，為高算力芯片提供了高效的存儲支撐。以 HBM 為例，Cadence 不僅提供 PHY 或 Controller，而是提供完整的系統(tǒng)級解決方案，包括：HBM PHY 與 Controller 的深度協(xié)同面向先進工藝節(jié)點的成熟實現(xiàn)以及 Interposer 級別的封裝與信號完整性優(yōu)化。

在先進互連技術方面，新一代 Scale-Up + Scale-Out 技術快速演進。Cadence 能夠在同一技術平臺上，支持多種協(xié)議、多種速率、多個應用場景。無論是 112G、224G 的高速 SerDes，還是面向 AI / HPC 的控制器特性，幫助客戶以更低風險、更快速度，構建下一代 AI 系統(tǒng)。

在高速接口 IP 領域，Cadence 持續(xù)推動技術迭代，緊跟 PCIe、CXL 等協(xié)議的升級步伐，推出的 PCIe 6.0/7.0、CXL 3.0/4.0 等高速接口 IP，具備超高帶寬、低功耗、高可靠性的特點，可適配 AI 與數(shù)據(jù)中心的高帶寬需求，同時提供靈活的配置選項，滿足不同客戶的定制化需求。

02 大模型落地，以 Agentic AI 破解復雜設計難題

除 IP 技術之外，隨著 AI 技術與半導體產業(yè)的深度融合，芯片設計也在進入一個全新的發(fā)展拐點。在“EDA/IP 與 IC 設計論壇”中，Cadence 中國區(qū)及東南亞產品技術總監(jiān)倪樂從技術落地角度出發(fā)，大會上解讀了 AI 對芯片設計范式的顛覆性影響，以及 Cadence 以 Agentic AI 為核心的全流程解決方案。

倪樂在題為《從大模型走向落地：Cadence Agentic AI 重塑芯片設計生產力》的演講中指出，在人工智能與高性能計算驅動的新浪潮中，電子系統(tǒng)的復雜度呈指數(shù)級攀升，傳統(tǒng)自動化工具正面臨嚴峻的效率瓶頸。從前端邏輯驗證到后端物理實現(xiàn)，再到復雜的跨尺度多物理場分析，如何讓工程師擺脫繁復的迭代試錯，已成為全行業(yè)亟待解決的課題。陳會馨也強調，這種復雜度的提升不僅體現(xiàn)在芯片本身，更延伸至芯片與系統(tǒng)的協(xié)同層面，從單一芯片設計到多芯粒、3D-IC 等系統(tǒng)級設計，每一個環(huán)節(jié)的復雜度都在指數(shù)級增長，傳統(tǒng)設計范式的瓶頸日益凸顯。

針對上述挑戰(zhàn)，Cadence 打造以 Agentic AI 為核心的新一代全流程解決方案。在前端設計與驗證領域，Cadence 推出 ChipStack? AI Super Agent。現(xiàn)在人們都熱衷于“養(yǎng)龍蝦”，ChipStack 就相當于一只芯片設計與驗證領域的超級龍蝦。它的突破在于：AI 不再只是輔助工程師，而是能夠理解設計意圖，并自主執(zhí)行設計與驗證任務。通過所謂的 Mental Model（心智模型），ChipStack 可以從規(guī)格文檔、RTL，甚至系統(tǒng)級描述中，自動構建設計的行為模型，并在此基礎上完成：設計與測試代碼生成、驗證計劃創(chuàng)建、回歸測試編排自動調試與修復等任務。更重要的是，這一切是深度集成在 Cadence EDA 工具體系之內，既支持本地部署，也支持云端，可以無縫融入客戶現(xiàn)有的工程流程。這使用戶在關鍵驗證環(huán)節(jié)中，生產力可以實現(xiàn)數(shù)量級的提升。目前 ChipStack 的應用效果已經在用戶中得到真實驗證。

JedAI 平臺則作為整個解決方案的核心大底座，承擔著數(shù)據(jù)與 AI 能力的統(tǒng)一調度與整合功能，讓 AI 能夠真正理解上下文、理解數(shù)據(jù)。它提供了四個層面的 AI 賦能：大數(shù)據(jù)分析、生成式 AI 接口、優(yōu)化引擎、開放平臺，支持第三方工具和自定義AI模型的接入。它打破了工具間的隔閡，將 RTL 代碼、網表、時序報告、波形文件、覆蓋率數(shù)據(jù)甚至工程師的日志全部整合在一個統(tǒng)一的結構化數(shù)據(jù)庫中，并支持跨迭代學習。

在模擬設計端，Virtuoso 平臺融入 Agentic AI 技術，重塑了版圖生成與節(jié)點遷移流程，能夠自動優(yōu)化模擬電路的性能、功耗與面積，破解模擬設計流程煩瑣、對工程師經驗依賴度高的痛點，大幅提升模擬芯片的設計效率與設計質量，適配 AI 時代對模擬芯片的高性能需求。

針對多物理場仿真與先進封裝/PCB 設計的需求，Cadence 將智能優(yōu)化能力通過 Optimality? 與 Allegro X AI 進行無縫延伸，通過電路優(yōu)化、布局自動化、設計遷移、SKILL 代碼生成等，將智能優(yōu)化無縫延伸至多物理場仿真與先進封裝/PCB 設計，實現(xiàn)系統(tǒng)級的高效收斂。

倪樂強調，Cadence 的新一代全流程解決方案，并非單一工具的智能化升級，而是以 Agentic AI 為核心，實現(xiàn)了各設計環(huán)節(jié)的深度協(xié)同與無縫銜接，形成了從芯片到系統(tǒng)的全鏈路智能設計能力。這種協(xié)同化的智能解決方案，不僅能夠應對當前芯片設計的復雜度挑戰(zhàn)，更能助力企業(yè)縮短設計周期、降低研發(fā)成本。

03 Integrity? 3D-IC 平臺推動，多芯粒設計進入深水區(qū)

Cadence 數(shù)字設計與簽核事業(yè)部產品驗證群總監(jiān)李玉童在“Chiplet 與先進分裝技術研討會”則發(fā)表了題為《借助 Cadence 3D-IC 技術加速多芯粒設計》的演講，深度剖析了產業(yè)架構轉型面臨的復雜挑戰(zhàn)，以及 Cadence Integrity? 3D-IC 平臺如何為多芯粒設計提供端到端的解決方案，助力企業(yè)突破設計瓶頸。

李玉童指出，人工智能與高性能計算的快速發(fā)展，正加速半導體產業(yè)從單芯片 SoC 向 2.5D、3D 及新興 3.5D 多芯片架構的轉變。隨著單芯片工藝縮放在帶寬、功耗和性能方面逐漸觸及極限，基于 Chiplet 的異構系統(tǒng)與先進封裝逐漸成為主流設計范式。然而，這類架構在系統(tǒng)規(guī)劃、互連管理、供電網絡、熱分析、信號與電源完整性、機械可靠性以及全棧簽核方面引入了前所未有的復雜性。

面對多芯粒設計的復雜困境，Cadence 率先推出業(yè)界第一個統(tǒng)一的端到端多芯片設計與分析解決方案——Cadence Integrity? 3D-IC 平臺，以系統(tǒng)級思維破解架構轉型難題。該平臺基于多技術層級數(shù)據(jù)庫，支持以芯片為中心和以封裝為中心的設計方法，能夠實現(xiàn)早期架構探索、自頂向下與自底向上的系統(tǒng)規(guī)劃，以及基于 3Dblox 的標準化模塊化設計。通過集成多物理場分析與經代工廠認證的設計流程，平臺可在整個系統(tǒng)層級實現(xiàn)高置信度的實現(xiàn)與簽核。

Cadence 3D-IC 方案不僅提供平臺，更構建了可量產的標準化設計流程，并持續(xù)推出創(chuàng)新技術提升效率。總結來看，Integrity? 3D-IC 平臺具備三大核心優(yōu)勢：一是系統(tǒng)級的規(guī)劃能力，可實現(xiàn)Chiplet的模塊化布局、互連拓撲規(guī)劃與資源優(yōu)化，支持 2.5D、3D 及 3.5D 等多種多芯片架構，幫助工程師在設計早期就完成系統(tǒng)級優(yōu)化，規(guī)避后期設計風險；二是 AI 驅動的優(yōu)化技術，將 AI 能力深度融入多芯片設計的各個環(huán)節(jié)，通過智能算法優(yōu)化互連布局，大幅提升設計效率與設計質量，同時降低工程師的設計難度；三是全流程簽核能力，整合了信號完整性、電源完整性、熱可靠性、機械可靠性等多維度驗證功能，實現(xiàn)多芯片系統(tǒng)的全棧簽核，確保設計方案的合規(guī)性與穩(wěn)定性。

李玉童強調，通過目前多個已量產的客戶案例可充分印證該平臺的價值，體現(xiàn)了統(tǒng)一平臺架構在提升多芯片系統(tǒng)設計效率、可擴展性和設計確定性方面的獨特優(yōu)勢。

這場由人工智能驅動的系統(tǒng)級創(chuàng)新變革，從單點技術，轉向系統(tǒng)級創(chuàng)新，不僅是技術的升級，更是設計范式的革新。面對產業(yè)發(fā)展的新形勢與新挑戰(zhàn)，Cadence 不僅是一家 EDA 公司，正在成為以系統(tǒng)為中心、以 AI 為核心驅動力的技術平臺公司。立足 AI 時代的產業(yè)需求，整合 EDA 工具、IP 技術與 AI 能力，推出從芯片到系統(tǒng)的可擴展高性能 AI 平臺，形成了覆蓋設計全流程的解決方案，為半導體企業(yè)提供從設計規(guī)劃到落地量產的全鏈條支撐。