將電源傳輸網(wǎng)絡(luò)移至芯片背面可以減少擁塞，但同時(shí)也給晶圓廠帶來了新的挑戰(zhàn)。

背面供電可減少最先進(jìn)節(jié)點(diǎn)的路由擁塞，并提供顯著的性能提升選項(xiàng)。但這也帶來了一系列新的挑戰(zhàn)，涉及通孔對齊和互連。

不過，領(lǐng)先的晶圓代工廠正在取得進(jìn)展，它們都計(jì)劃提供2nm 及以下工藝的 BPDN。

背面供電網(wǎng)絡(luò)（BPDN）直接從晶圓下方向前沿晶體管供電，這種架構(gòu)變革能夠提升處理器性能、大幅降低功率損耗并提高電源效率。但BPDN也需要許多新的制造策略，例如去除大部分硅晶圓、將納米硅通孔（nanoTSV）與晶體管源漏極精確對準(zhǔn)，以及采用新的建模方法來降低將高溫晶體管限制在正面和背面互連堆疊之間所帶來的熱損耗。

盡管如此，領(lǐng)先的集成電路制造商仍在取得顯著進(jìn)展，尤其是在納米片場效應(yīng)晶體管（nanosheet FET）從鰭式場效應(yīng)晶體管（FinFET）幾乎同步過渡的情況下。英特爾最近已將其采用帶狀場效應(yīng)晶體管（RibbonFET）和PowerVia的18A工藝投入量產(chǎn)。三星作為早期領(lǐng)導(dǎo)者，于2022年在其3nm工藝節(jié)點(diǎn)上采用了環(huán)柵（GAA）晶體管，并計(jì)劃在其2nm工藝節(jié)點(diǎn)（SF2）上引入背面供電技術(shù)。臺積電表示將在其2nm工藝節(jié)點(diǎn)（N2）上首次推出GAA技術(shù)，隨后在16?工藝節(jié)點(diǎn)（A16）上推出其超級電源軌（Super Power Rail）。

圖1：掃描電鏡圖像顯示了 PowerVia 背面電源連接的細(xì)節(jié)。來源：英特爾

背面供電網(wǎng)絡(luò)(BSPDN) 將電源網(wǎng)絡(luò)重新定位在晶圓背面，使其不再與正面的信號爭奪空間。這解決了邏輯器件發(fā)展數(shù)代以來積累的諸多問題，其中最顯著的是限制性能和電源效率的高IR壓降（電壓下降）。這意味著，電源從頂層后端金屬層向下傳輸，經(jīng)過15層或更多金屬層以及高阻過孔，最終到達(dá)晶體管觸點(diǎn)層，會(huì)產(chǎn)生巨大的功率損耗。

背面電源分配網(wǎng)絡(luò)(PDN) 可將電壓降降低高達(dá) 30%，從而提高電源完整性。此外，由于信號和電源是分離的，背面電源允許正面互連采用更小的金屬間距，從而降低光刻成本。

優(yōu)勢遠(yuǎn)不止于此。Synopsys 邏輯庫 IP 首席產(chǎn)品經(jīng)理 Andrew Appleby 表示：“背面供電與環(huán)柵器件的垂直特性完美契合，與正面過孔堆疊相比，它能提供一條更直接、電阻更低的晶體管源極路徑。通過移除正面金屬堆疊的電源布線，可以為信號提供更多布線資源，據(jù)報(bào)道，嵌入式存儲器的單元密度可提高5% 到 10%。”

采用背面供電進(jìn)一步減輕了光刻和蝕刻工藝的負(fù)擔(dān)。“由于互連層的成本通常會(huì)隨著間距的縮小而增加，因此在信號線數(shù)量相同的情況下，降低間距縮小幅度意味著每根信號線的成本更低，”英特爾互連和存儲器技術(shù)與集成副總裁兼總監(jiān) Kevin Fischer 表示?！袄纾⑻貭?18A 就利用了這一點(diǎn)，通過對底層金屬層進(jìn)行單次直接圖案化來降低成本，從而減少了掩模數(shù)量和步驟數(shù)量 40% 以上?！?/p>

背面供電的核心問題

背面供電對于需要高功率和快速功率消耗變化的工作負(fù)載至關(guān)重要，例如AI 加速器、游戲芯片和圖形處理器。

IBM 研究院技術(shù)準(zhǔn)備與數(shù)字化轉(zhuǎn)型總監(jiān) Dan Dechene 解釋說：“最大的優(yōu)勢在于：第一，可以利用背面的寬松間距金屬布線進(jìn)行供電，從而降低 IR 壓降，而不僅僅局限于正面的緊密間距布線；第二，通過移除正面的供電資源，我們可以在正面騰出額外的布線資源，從而提高布線能力和面積利用率。”

性能提升顯著。“根據(jù)已發(fā)布的報(bào)告，背面供電網(wǎng)絡(luò)可使IR壓降降低20%至30%，最大頻率提高2%至6%，核心面積減少5%至15%，利用率超過90%，這與IBM的內(nèi)部基準(zhǔn)測試結(jié)果一致，”德切內(nèi)說道。

但伴隨這些巨大優(yōu)勢而來的，是新的制造挑戰(zhàn)。大規(guī)模應(yīng)用時(shí)，BSPDN方案必須實(shí)現(xiàn)背面金屬與正面晶體管尺寸的精準(zhǔn)對準(zhǔn)。由于背面加工是在襯底大幅減薄之后進(jìn)行的，這會(huì)導(dǎo)致襯底翹曲，因此需要透明的對準(zhǔn)標(biāo)記，可能還需要焊盤來實(shí)現(xiàn)嚴(yán)格的套刻控制。

背面供電會(huì)對芯片散熱產(chǎn)生多大影響，尤其是像GPU這樣需要持續(xù)運(yùn)行高負(fù)載的芯片，目前尚無定論。但業(yè)內(nèi)專家可以肯定的是，背面供電會(huì)導(dǎo)致散熱狀況惡化。

imec項(xiàng)目總監(jiān)James Myers表示：“熱熱點(diǎn)可能會(huì)變得更小、溫度更高，需要設(shè)計(jì)人員特別關(guān)注。具體影響取決于設(shè)計(jì)環(huán)境，但根據(jù)我們對云CPU SoC的高分辨率熱模擬，BSPDN造成的局部熱損失可能高達(dá)14°C。可以通過DTCO層面的措施來緩解這一問題，例如提高BSPDN中的金屬密度以產(chǎn)生局部熱擴(kuò)散效應(yīng)，或者增加前端BEOL中的過孔密度以降低散熱器的熱阻?！?/p>

關(guān)鍵步驟——減薄、鍵合、對準(zhǔn)

背面供電方案能夠優(yōu)化不同金屬層的制造，例如在晶圓背面使用更寬的電源線和地線，在正面使用更細(xì)的信號線。早期互連工藝中，如果電源線和地線共用正面，則需要更昂貴的光刻工藝。

雖然至少有三種不同的流程集成方式，但我們將介紹英特爾的流程（見圖2），因?yàn)樗鼘⒙氏韧葡蚴袌觥?/p>

圖2：首先制造晶體管和電源過孔 (a)，然后進(jìn)行多層正面金屬化和介質(zhì)密封 (b)，鍵合到硅載體 (c)，最后進(jìn)行背面電源處理。來源：英特爾

PowerVia工藝流程早期便會(huì)形成PowerVia，與n型和p型晶體管一同制造。這些過孔可以是銅基的，也可以是低電阻金屬，例如釕。接下來，構(gòu)建后端工藝（BEOL）金屬堆疊層，然后沉積一層保護(hù)性的氣密層。之后，將晶圓翻轉(zhuǎn)并鍵合到載片晶圓上，該載片晶圓經(jīng)過優(yōu)化，具有良好的導(dǎo)熱性，有助于散熱。

在載硅的支撐下，器件晶圓首先通過晶圓研磨從其原始厚度（>700μm）大幅減薄至1至3μm，然后使用化學(xué)機(jī)械拋光（CMP）和/或干法刻蝕進(jìn)行精細(xì)平坦化。此時(shí)，晶圓即可進(jìn)行背面互連工藝，形成兩層或多層金屬化層。

Meyers概述了背面供電網(wǎng)絡(luò)面臨的最大挑戰(zhàn)?！暗谝粋€(gè)挑戰(zhàn)是幾乎完全去除硅襯底，以便從晶圓背面接觸器件。這需要將處理后的晶圓鍵合到正面另一塊載片晶圓上，以便對晶圓背面進(jìn)行研磨或拋光。研磨和拋光必須在整個(gè)晶圓上保持均勻，以確保后續(xù)光刻和其他工藝步驟的初始表面平整。第二個(gè)挑戰(zhàn)是將背面金屬層與正面晶體管的源極和漏極觸點(diǎn)對準(zhǔn)，同時(shí)避免與中間的溝道或柵極區(qū)域短路。這需要對晶圓背面的光刻工藝進(jìn)行嚴(yán)格的套刻控制。第三個(gè)挑戰(zhàn)是在熱預(yù)算限制下，確保從晶圓背面到源漏極的接觸電阻低，因?yàn)榫A正面存在銅層?！?/p>

粘合材料的選擇至關(guān)重要，因?yàn)樗鼪Q定了堆疊結(jié)構(gòu)的散熱效率。“用于粘合的介電材料會(huì)增加散熱的熱阻，因此需要仔細(xì)選擇材料，”邁爾斯說道。

晶圓背面研磨和化學(xué)機(jī)械拋光(CMP) 工序必須確保晶圓內(nèi)部具有極佳的均勻性，因?yàn)楣杈A需要從 775 微米研磨至數(shù)十微米。這種高強(qiáng)度的工藝會(huì)對晶圓造成嚴(yán)重的變形，因此計(jì)量和光刻工藝必須逐個(gè)芯片進(jìn)行補(bǔ)償。代工廠會(huì)在晶圓上制造金屬對準(zhǔn)標(biāo)記，以精確定位晶體管。硅對紅外光具有半透明性，因此光刻掃描儀上的紅外光可以照射到金屬對準(zhǔn)標(biāo)記上。然而，在大批量生產(chǎn)中，逐個(gè)芯片的補(bǔ)償可能非常耗時(shí)。采用上述工藝，套刻預(yù)算約為 10 納米。

為了滿足如此嚴(yán)苛的規(guī)格要求，必須結(jié)合多種新策略?！拔覀兺ㄟ^先進(jìn)的研磨/化學(xué)機(jī)械拋光/等離子減薄技術(shù)、臨時(shí)載體以及嚴(yán)格的翹曲/變形和總厚度變化 (TTV) 控制，有效管理了晶圓減薄和機(jī)械風(fēng)險(xiǎn)，”Fischer 表示?！拔覀兝秒p面對準(zhǔn)、專用正面對準(zhǔn)標(biāo)記、工程蝕刻停止點(diǎn)以及針對器件/MOL 堆疊結(jié)構(gòu)優(yōu)化的通孔中間集成方式，改進(jìn)了前后對準(zhǔn)和套準(zhǔn)精度。”

此外，器件晶圓還要承受晶圓鍵合和大幅減薄帶來的應(yīng)力?！版I合以及隨后的背面晶圓減薄會(huì)產(chǎn)生應(yīng)力和晶圓翹曲，在晶圓邊緣尤為明顯，”邁爾斯說道?！斑@種變形使得背面通孔和金屬與正面結(jié)構(gòu)之間難以實(shí)現(xiàn)緊密、均勻的覆蓋。”

所有這一切都必須在確保2nm晶體管性能的前提下完成。“GAA納米片晶體管和BPDN必須協(xié)同設(shè)計(jì)，因?yàn)镚AA器件堆疊直接決定了背面電源通孔的‘著陸目標(biāo)’和工藝窗口，”Fischer說道?！靶孤┖透綦x通過背面介質(zhì)襯墊、深溝槽隔離以及優(yōu)化的阱/STI和摻雜方案來解決。低電阻、可靠的電源軌和通孔通過定制的阻擋層/襯墊和金屬填充工藝、考慮電磁效應(yīng)的設(shè)計(jì)規(guī)則以及優(yōu)化的熱處理來實(shí)現(xiàn)。缺陷率和良率通過分階段部署（例如，在前一個(gè)節(jié)點(diǎn)上進(jìn)行驗(yàn)證）、密集的在線檢測以及對偏差容忍度更高的DTCO驅(qū)動(dòng)布局來提高。”

除了這些關(guān)鍵的制造問題之外，背面的PDN 還以重要的方式改變了設(shè)計(jì)流程。

背面供電對設(shè)計(jì)的影響

在晶圓背面添加電源網(wǎng)的一大優(yōu)勢是顯著降低了正面的布線擁塞。“從布局布線的角度來看，布線擁塞已成為先進(jìn)工藝節(jié)點(diǎn)的關(guān)鍵問題。雖然晶體管尺寸的縮小使我們能夠在給定的平方毫米內(nèi)集成更多門電路（以及更多功能），但將它們與信號布線連接起來卻更加困難，并且常常導(dǎo)致布線擁塞，”Synopsys 數(shù)字實(shí)現(xiàn)首席產(chǎn)品經(jīng)理 Jim Schultz 表示?！皩㈦娫春托盘柌季€分離可以減少擁塞，縮短信號路徑，并降低寄生電阻和電容。這有利于高速 IP 模塊，例如 SRAM 和寄存器文件。”

如前所述，實(shí)現(xiàn)背面供電主要影響布局布線。“我們修改了行業(yè)標(biāo)準(zhǔn)的布局布線流程，以便能夠模擬多種架構(gòu)的背面供電設(shè)計(jì)，”IBM 的 Dechene 表示?！袄?，可以在布局規(guī)劃階段跳過電源布線步驟。另一個(gè)方法是將電源布線限制在預(yù)定義的背面層級。”

建模在此發(fā)揮著關(guān)鍵作用?！巴ㄟ^協(xié)同仿真和材料/堆疊選擇，對新增背面堆疊帶來的熱效應(yīng)和應(yīng)力效應(yīng)進(jìn)行建模和優(yōu)化；同時(shí)，通過分階段部署（例如，在先前節(jié)點(diǎn)上進(jìn)行驗(yàn)證）、密集的在線檢測以及對變化容忍度更高的DTCO驅(qū)動(dòng)布局，來提高缺陷率和良率，”Fischer說道。

背面供電的實(shí)施方式和時(shí)機(jī)取決于關(guān)鍵的風(fēng)險(xiǎn)管理?！坝⑻貭栐诓捎帽趁婀╇姺桨钢蹙皖A(yù)料到BSPDN架構(gòu)會(huì)更加昂貴和復(fù)雜?！盜BM的德切內(nèi)表示，“然而，對于高性能計(jì)算應(yīng)用而言，我們預(yù)計(jì)其性能優(yōu)勢將超過工藝和成本風(fēng)險(xiǎn)。”

此外，盡管背面PDN最初被設(shè)計(jì)為一種被動(dòng)式電氣結(jié)構(gòu)，但能夠在晶圓背面添加功能具有顯著優(yōu)勢?！皶r(shí)鐘樹網(wǎng)絡(luò)往往是芯片上最關(guān)鍵的布線網(wǎng)絡(luò)。它們通常布線在電阻最低的層上，以提供低延遲時(shí)鐘信號。背面金屬也可以用于這些關(guān)鍵時(shí)鐘，”Schultz說道，并指出由于EDA工具不再需要處理擁塞問題，因此在原位布線階段所花費(fèi)的時(shí)間將大大減少。

將電源網(wǎng)移至晶圓背面的一個(gè)缺點(diǎn)是會(huì)產(chǎn)生耦合噪聲，從而影響正面敏感信號。當(dāng)電源線和信號線共用時(shí)，電源線本身就能屏蔽信號線。imec 的 Myers 表示：“如果沒有附近的電源/地線，屏蔽敏感信號就變得更加困難。但是，我們可以將一些長距離信號（例如時(shí)鐘信號）移至背面，這樣它們就能更好地與正面的干擾信號隔離?！?/p>

設(shè)計(jì)人員還會(huì)采取措施來補(bǔ)償晶圓上的熱點(diǎn)，而背面PDN 會(huì)使這種情況更加嚴(yán)重。

熱分析

晶體管現(xiàn)在正面被前端互連堆疊層和后端電源傳輸堆疊層包圍，形成類似三明治的結(jié)構(gòu)，將發(fā)熱器件包裹其中。imec 的仿真工作表明，背面電源分配網(wǎng)絡(luò) (PDN) 方案的峰值溫度比傳統(tǒng)的正面 PDN 高出 14°C。

硅襯底本身對于非金屬材料而言散熱性能相當(dāng)不錯(cuò)[硅的熱導(dǎo)率 = 140 W/(mK)，而二氧化硅的熱導(dǎo)率= 1.4 W/(mK)]，但由于在背面減薄過程中襯底大部分被去除，熱擴(kuò)散性能受到嚴(yán)重影響。imec 首席技術(shù)人員兼熱建模與表征研發(fā)團(tuán)隊(duì)負(fù)責(zé)人 Herman Oprins 表示：“熱損失主要源于硅襯底厚度的減小甚至去除，導(dǎo)致橫向熱擴(kuò)散減少，以及硅載體和鍵合界面在通往冷卻液的主要熱路徑上的存在?！?/p>

“由于芯片冷卻系統(tǒng)與有源器件層之間的熱阻顯著增加，BSPDN 的熱完整性受到影響。這種熱阻的增加主要源于 BEOL 層的高熱阻、晶圓背面工藝中引入的額外混合鍵合層以及 BSPDN 技術(shù)固有的晶圓減薄效應(yīng)，”國立陽明交通大學(xué)的程俊哲報(bào)告說。

Cheng及其同事證明，與FSPDN結(jié)構(gòu)相比，BSPDN結(jié)構(gòu)會(huì)導(dǎo)致更高的芯片溫度，尤其是在封裝層面，因?yàn)樵搶用娴纳崦媾R更大的障礙。將襯底厚度減薄至300 nm以下會(huì)導(dǎo)致自發(fā)熱加劇。在傳統(tǒng)的倒裝芯片封裝中，F(xiàn)SPDN的熱路徑是從晶體管經(jīng)由硅晶片和導(dǎo)熱界面材料到達(dá)散熱器。部分熱量還會(huì)從BEOL堆疊向下散失到硅中介層，最終到達(dá)印刷電路板。該大學(xué)的研究團(tuán)隊(duì)模擬得出，F(xiàn)SPDN結(jié)構(gòu)的最高溫度為57°C。

對于背面PDN，芯片方向翻轉(zhuǎn)，使得向上散發(fā)的熱量會(huì)遇到來自鍵合層、導(dǎo)熱界面材料（TIM）和散熱器的阻力。向上散熱路徑承擔(dān)了大部分熱量。向下散熱路徑則依次經(jīng)過背面互連、硅中介層和印刷電路板（PCB）。大學(xué)的仿真結(jié)果表明，采用背面PDN時(shí)，最高溫度可達(dá)80°C。

業(yè)界廣泛采用有限元建模(FEM) 仿真來預(yù)測電子封裝在各個(gè)階段的熱性能，包括芯片設(shè)計(jì)、布局規(guī)劃以及封裝和散熱器設(shè)計(jì)。雖然簡單的平均特性模型通常對帶有正面電源分配網(wǎng)絡(luò) (PDN) 的單片芯片封裝有效，但對于背面 PDN 和 3D 封裝，現(xiàn)在需要更精確的模型。

為了簡化復(fù)雜的熱模擬，IBM 開發(fā)了一種基于機(jī)器學(xué)習(xí)的模型，該模型僅使用 BEOL 布局設(shè)計(jì)、金屬層高度和材料屬性，即可快速預(yù)測長度尺度相差幾個(gè)數(shù)量級的 BEOL 堆疊的熱阻。[4] “3D 堆疊底部芯片中晶體管產(chǎn)生的熱量需要傳遞到其上方所有芯片的 BEOL 層以及芯片間的鍵合層，”前 IBM 硬件工程師 Prabudhya Chowdhury（現(xiàn)就職于微軟）表示。該團(tuán)隊(duì)補(bǔ)充說，隨著每個(gè)技術(shù)節(jié)點(diǎn)的推進(jìn)，晶體管密度和功率密度的增加將進(jìn)一步加劇熱管理的難度。

該機(jī)器學(xué)習(xí)模型基于卷積神經(jīng)網(wǎng)絡(luò)，將設(shè)計(jì)與局部功率密度、工作負(fù)載和材料特性關(guān)聯(lián)起來。該方法使用包含各種后端工藝布局的有限元模擬數(shù)據(jù)集，采用自動(dòng)化方法進(jìn)行訓(xùn)練（80%）和驗(yàn)證（20%）。該模型預(yù)測1×1μm或3×3μm區(qū)域內(nèi)的熱阻，并將預(yù)測結(jié)果導(dǎo)入有限元求解器，用于芯片級和封裝級仿真。與傳統(tǒng)模型相比，該模型在極短時(shí)間內(nèi)即可生成精確的熱阻預(yù)測結(jié)果。

下一步是直接連接

背面供電實(shí)現(xiàn)方式有多種版本。各公司正在研發(fā)的下一步是直接連接，即納米硅通孔（nanoTSV）直接與晶體管的源極和漏極接觸。這種方法雖然對精度要求更高，但也能最大程度地提升處理器頻率、提高密度和/或增強(qiáng)電源效率。一個(gè)重大挑戰(zhàn)是，直接連接方案的套刻精度必須控制在3nm以內(nèi)。

結(jié)論

在2nm制程節(jié)點(diǎn)上引入背面供電網(wǎng)絡(luò)是一項(xiàng)重大突破，因?yàn)樗鉀Q了長期存在的電壓損耗問題，而電壓損耗曾嚴(yán)重影響高性能計(jì)算（HPC）的性能和能效。它還緩解了以往在復(fù)雜的布局布線過程中耗費(fèi)大量工程時(shí)間的布線擁塞問題。

但背面PDN也對晶圓廠提出了新的要求，例如晶圓研磨、CMP和蝕刻設(shè)備，用于去除大部分硅，以及晶圓鍵合工藝，這些工藝必須滿足300毫米晶圓極高的平整度和均勻性要求。各公司正在開發(fā)導(dǎo)熱性更好的材料，以取代傳統(tǒng)的二氧化硅用于晶圓鍵合。

最棘手的難題在于如何將背面互連與正面過孔對齊，防止過度拋光影響寄生效應(yīng)和良率，以及了解熱影響，以便設(shè)計(jì)人員能夠在新的散熱路徑中解決熱點(diǎn)問題。當(dāng)CFET 取代納米片環(huán)柵晶體管時(shí)，背面電源分配網(wǎng)絡(luò) (PDN) 將帶來更多集成挑戰(zhàn)。但鑒于背面電源傳輸和 3D 技術(shù)的現(xiàn)狀，顯然業(yè)界需要?jiǎng)?chuàng)新的冷卻方法，例如在芯片層內(nèi)運(yùn)行冷卻劑。

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