最近在研究工藝庫，做一些記錄。

Memory的類別

按leakage功耗大小份為：LP、HP、ULL、LL、BASE等。LP（Low - Power或Low - Profile），若為Low - Power，通常指低功耗內(nèi)存，如LPDDR（Low - Power Double Data Rate SDRAM），基于傳統(tǒng)DDR技術(shù)，采用更低工作電壓、動態(tài)電源管理等技術(shù)，具有低功耗、高帶寬和緊湊設(shè)計的特點，常用于智能手機、平板電腦等移動設(shè)備。HP（High Performance），通常指高性能內(nèi)存。這種內(nèi)存一般具有較高的時鐘頻率和數(shù)據(jù)傳輸速率，能為設(shè)備提供更強的運算能力和更快的數(shù)據(jù)處理速度，常見于游戲電腦、工作站等對性能要求較高的設(shè)備。ULL（Ultra Low Leakage），即超低漏電內(nèi)存。采用超高閾值電壓晶體管，漏電電流極低，適合對功耗要求極高的應(yīng)用，如無線傳感器網(wǎng)絡(luò)、節(jié)能型傳感器以及需要長期數(shù)據(jù)保留的場景，但由于需要更多電路優(yōu)化以保證低功耗，其單元面積最大。LL（Low Leakage），低漏電內(nèi)存。使用高閾值電壓晶體管，漏電電流較BASE低，提供了較好的功耗優(yōu)化，主要用于物聯(lián)網(wǎng)設(shè)備、低功耗嵌入式系統(tǒng)、電池供電的便攜式設(shè)備等，這些設(shè)備通常需要長時間待機，對功耗有一定要求。BASE（標(biāo)準(zhǔn)閾值電壓），使用標(biāo)準(zhǔn)閾值電壓晶體管，面積通常是基準(zhǔn)值。其漏電電流相對較高，但能在功耗和性能之間取得平衡，適用于通用處理器緩存和中等速度與功耗要求的嵌入式系統(tǒng)等，適合大多數(shù)普通用途。

按VT分類：除了HVT（High-Vt）、SVT / RVT（Standard / Regular-Vt）、LVT（Low-Vt）、ULVT / ELVT（Ultra / Extreme-Low-Vt）；還有一種“mix-VT 的 memory 庫”，應(yīng)該是在一片memory中使用了不同VT的管子。

按bit-cell類型：分為Register File和sram。Register File由觸發(fā)器或多口定制bit-cell構(gòu)成，容量16-256項，讀寫口多，延遲僅一級門，緊耦合ALU，面積功耗大，專供流水線寄存器堆；SRAM用6T/8T陣列，容量K-M級，單雙口，延遲2-4級，面積功耗小，由Memory Compiler生成，用于Cache緩沖。前者以面積換速度，后者以密度省能耗。為Register File由觸發(fā)器或多口定制bit-cell構(gòu)成，容量16-256項，讀寫口多，延遲僅一級門，緊耦合ALU，面積功耗大，專供流水線寄存器堆；SRAM用6T/8T陣列，容量K-M級，單雙口，延遲2-4級，面積功耗小，由Memory Compiler生成，用于Cache緩沖。前者以面積換速度，后者以密度省能耗。由觸發(fā)器或多口定制bit-cell構(gòu)成，容量16-256項，讀寫口多，延遲僅一級門，緊耦合ALU，面積功耗大，專供流水線寄存器堆；SRAM用6T/8T陣列，容量K-M級，單雙口，延遲2-4級，面積功耗小，由Memory Compiler生成，用于Cache緩沖。前者以面積換速度，后者以密度省能耗。

單元庫類別

分為LP（Low Power）、GP（General Purpose）、HP（High Performance）、ULP（Ultra Low Power）、GL（Gate-Last High-k/Metal-Gate）、LE（Length-Enhanced）、FCLL（FinFET Compact Low Leakage）、ULL（Ultra Low Leakage）等類型單元庫。

LP型單元庫是代工廠在相同工藝節(jié)點上提供的“低功耗”工藝變種，其工作電壓更低溝道長度/氧化層厚度略增，閾值電壓更高，漏電密度比GP低30 %~60 %；LP的驅(qū)動電流Idsat比GP下降約20 %，同頻動態(tài)功耗降低10 %~15 %，但峰值頻率也下降20 %左右；LP庫用“降壓+增閾+高單元”換取顯著漏電下降，適合對峰值頻率要求不高、但對續(xù)航敏感的設(shè)計。

GP型單元庫是各工藝節(jié)點的“默認(rèn)”邏輯庫，介于 HP與 LP之間，主打“面積、速度、功耗”三者平衡；一般只要沒有極端“高頻”或“超低漏電”需求，GP 庫就是首選。

HP型單元庫是代工廠在相同工藝節(jié)點上提供的“高性能”工藝變種，與 GP、LP 并列，專為“極限頻率 + 高功耗容忍”場景設(shè)計。工作電壓最高（如 28 nm HP 用 1.05 V～1.2 V），溝道最短，氧化層最?。婚撝惦妷鹤畹停ㄒ?LVT / SLVT 為主），驅(qū)動電流 Idsat 比 GP 高 25 % 以上，同頻動態(tài)功耗上升約 20 %，漏電高 3×～5×；使用在高性能CPU 關(guān)鍵路徑、高速 SerDes 數(shù)字邏輯、GDDR6/7 控制器、AI 加速器核心流水線等場景。

ULP型單元庫是面向紐扣電池、能量收集等極端功耗場景推出的工藝-庫組合，與 GP/HP/LP 相比，把“漏電”和“動態(tài)能耗”壓到極限；工作電壓可降到 0.5 V 甚至亞閾值區(qū)（sub-threshold），溝道加長、氧化層加厚，閾值電壓最高（HVT 為主），漏電密度比 LP 再降 5×～10×；內(nèi)置 Always-On 阱偏、高閾值 MOSFET、超長溝道緩沖器；使用在IoT 傳感節(jié)點、可穿戴、RFID等場景。

GL 庫即 Gate-Last High-k/Metal-Gate 工藝中由代工廠額外提供的一套“后柵”單元庫，與 Gate-First 單元庫區(qū)分。GL 流程先做多晶柵，高溫源漏退火后再替換為 High-k金屬柵，故柵氧完整性更好，Vt 波動小，可額外給出 1-2 檔更高速度的 LVT/ULVT 單元。

在亞閾值（sub-threshold）設(shè)計中，為了把供電電壓降到 0.3-0.5 V 同時保持可接受的延遲波動，對標(biāo)準(zhǔn)單元進(jìn)行“加長溝道長度”的尺寸調(diào)整，再把整套庫命名為 LE（Length-Enhanced）library; LE庫所有 MOS 溝道長度比原廠 GP 庫增加 30-100 %，閾值電壓隨之抬高，漏電下降 5× 以上；在 0.3 V 下平均延遲可縮小 20 %，變化減小 16 %；與 GP 庫完全同 pin-out，僅 .lib 內(nèi)部時序、功耗需重新表征，可直接導(dǎo)入替換做 ECO。

FFCLL是代工廠在 16 nm、12 nm、7 nm 等 FinFET 節(jié)點上專門推出的“低漏電”標(biāo)準(zhǔn)單元子庫，核心思路是在同一工藝平臺內(nèi)把漏電降到接近 LP 水平，同時保持 FinFET 的高驅(qū)動優(yōu)勢；采用 4T-FinFET（獨立背柵）或 3T-FinFET，通過 反向背柵偏置 把閾值電壓動態(tài)提高 50–120 mV，亞閾值漏電可削減 10×–48×；對“堆疊路徑”晶體管同步加 溝道長度偏置（Gate-Length Biasing, GLB），進(jìn)一步壓低 DIBL 漏電，7 nm 下漏電再降 70 % 且速度損失 <3 %；工作電壓可繼續(xù)下探到 0.5 V 近閾值區(qū)，能量/操作下降 5×–20×；使用在手機 SoC 的 Always-On 域、SRAM 外圍控制、音視頻 DSP 子系統(tǒng)等場景；FFCLL 庫通過“背柵反向偏置 + 溝道長度偏置”雙技術(shù)，把 FinFET 的漏電壓到接近 LP 水平，同時保留高頻能力，適合“既要電池壽命長、又不要明顯降頻”的移動和 IoT 芯片。

ULL 庫用“最高閾值 + 加長溝道 + 近閾值電壓”把漏電壓到 pA （皮安培）級，速度換能效，適合“毫微瓦級電池壽命”的 IoT、穿戴和能量收集芯片。

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