IT之家 1 月 16 日消息，科技媒體 NeoWin 昨日（1 月 15 日）發(fā)布博文，基于美國商標(biāo)和專利局（USPTO）公示的清單，AMD 獲批《均衡延遲堆疊緩存》（Balanced Latency Stacked Cache）專利，意在將 3D 堆疊技術(shù)從目前的 L3 緩存擴展至 L2 緩存。

IT之家注：L2 緩存通俗理解可視為 CPU 內(nèi)部的數(shù)據(jù)“中轉(zhuǎn)站”。它比內(nèi)存快得多，但比一級緩存（L1）稍慢。它是 CPU 核心獲取數(shù)據(jù)的第二道防線，容量和速度直接影響處理器的響應(yīng)效率。

不同于目前僅在三級緩存（L3/LLC）使用堆疊技術(shù)的 Ryzen X3D 系列處理器，這項新技術(shù)旨在通過垂直堆疊 L2 緩存，進一步降低數(shù)據(jù)訪問延遲并顯著提升能效。

AMD 在專利文件中詳細(xì)描述了實現(xiàn)這一目標(biāo)的技術(shù)路徑。工程師計劃利用硅通孔（TSV）或鍵合焊盤過孔（BPV）等連接技術(shù)，在堆疊的芯片之間建立垂直通信通道。

與傳統(tǒng)設(shè)計不同，AMD 此次選擇將這些連接過孔布置在堆疊芯片的“幾何中心”。這種對稱且均衡的結(jié)構(gòu)設(shè)計，不僅能縮短布線或管道級數(shù)，還能確保各層之間的數(shù)據(jù)訪問時間保持一致，從而最大程度減少傳輸損耗。

專利數(shù)據(jù)直觀展示了該技術(shù)的潛在性能增益。相比未采用 3D 堆疊技術(shù)的傳統(tǒng)平面緩存，新設(shè)計能顯著優(yōu)化訪問效率。

以典型的 1 MB L2 緩存為例，該技術(shù)能將訪問所需的時鐘周期從常規(guī)的 14 個減少至 12 個。雖然看似僅減少了兩個周期，但在 CPU 架構(gòu)設(shè)計領(lǐng)域，鑒于典型 L2 緩存的訪問周期通常在 10 至 50 之間，這種幅度的優(yōu)化已屬于重大突破，有望顯著提升處理器的整體運算速度。

回顧 AMD 的技術(shù)路線，其早在 2021 年便推出了基于 L3 緩存堆疊的 3D V-Cache 技術(shù)。AMD 目前已將該技術(shù)迭代至第二代，并于近期 CES 上發(fā)布了號稱“全球最快游戲處理器”的 Ryzen 7 9850X3D。

需要注意的是，該專利目前（編號 US20260003794A1）仍處于申請公示階段。雖然理論預(yù)期令人振奮，但從專利申請到最終產(chǎn)品上市往往存在較長的轉(zhuǎn)化周期，且實際性能表現(xiàn)可能受多種物理因素影響。