在高速串行通信領(lǐng)域，SerDes（Serializer/Deserializer，串行器/解串器）作為連接芯片與外部鏈路的核心模塊，其調(diào)制技術(shù)的每一次迭代，都直接決定著數(shù)據(jù)傳輸速率的突破上限。幾年前，當(dāng)行業(yè)主流聚焦于10G、25G SerDes應(yīng)用時(shí)，NRZ（Non-Return-to-Zero，非歸零碼）調(diào)制憑借其簡潔易用的特性，成為當(dāng)時(shí)的絕對(duì)主流；而隨著傳輸速率向56G、112G乃至224G快速跨越，NRZ的物理瓶頸逐漸顯現(xiàn)，PAM4（四電平幅度調(diào)制）順勢成為業(yè)界唯一選擇，未來更高速率的224G及以上場景，更將向PAM6等高階調(diào)制技術(shù)邁進(jìn)。今天，我們就來聊聊這背后的技術(shù)演進(jìn)邏輯與行業(yè)趨勢。
一、低速時(shí)代的王者：NRZ的“簡單即優(yōu)勢”

在10G、25G SerDes普及的年代，NRZ調(diào)制的核心優(yōu)勢就是“簡單”——簡單到無需復(fù)雜的信號(hào)處理，就能實(shí)現(xiàn)穩(wěn)定傳輸，這也是它能廣泛應(yīng)用的關(guān)鍵原因。

NRZ的工作原理直白易懂：用兩種不同的電壓電平直接對(duì)應(yīng)數(shù)字邏輯的“1”和“0”，高電平代表“1”，低電平代表“0”，且在一個(gè)符號(hào)周期內(nèi)，電平保持不變（即“非歸零”）。這種簡單的邏輯設(shè)計(jì)，讓信號(hào)的生成、傳輸和接收都變得極為簡潔，無需復(fù)雜的編碼和解碼電路，大大降低了芯片設(shè)計(jì)難度和成本。

更直觀的優(yōu)勢體現(xiàn)在眼圖上。眼圖是評(píng)估信號(hào)完整性的核心指標(biāo)，NRZ由于只有兩種電平，信號(hào)跳變簡單，眼圖的眼高、眼寬都非常充裕，形象地說，“眼圖寬大得像個(gè)足球場”。這意味著鏈路設(shè)計(jì)的容錯(cuò)率極高，只要PCB走線不是過于離譜，避免嚴(yán)重的阻抗不連續(xù)、串?dāng)_等問題，信號(hào)就能穩(wěn)穩(wěn)地跑通，無需額外的均衡、時(shí)鐘恢復(fù)等復(fù)雜處理。

在10G、25G的應(yīng)用場景下，NRZ的帶寬需求也處于合理范圍。根據(jù)尼奎斯特采樣定理，NRZ的尼奎斯特頻率為傳輸速率的一半，10G NRZ僅需5GHz帶寬，25G NRZ也僅需12.5GHz帶寬。這個(gè)頻率范圍下，普通FR4板材就能滿足傳輸需求，無需使用高端昂貴的特殊板材，進(jìn)一步降低了整個(gè)系統(tǒng)的成本�？梢哉f，NRZ完美適配了低速時(shí)代“低成本、高可靠、易實(shí)現(xiàn)”的行業(yè)需求。

二、高速瓶頸：NRZ為何在56G/112G時(shí)代“失靈”？

隨著5G/6G、人工智能、高性能計(jì)算等領(lǐng)域的爆發(fā)式發(fā)展，數(shù)據(jù)中心、AI訓(xùn)練集群等場景對(duì)數(shù)據(jù)傳輸速率的需求呈指數(shù)級(jí)增長，SerDes速率從25G快速向56G、112G、224G跨越，此時(shí)NRZ的物理天花板徹底顯現(xiàn)，再也無法滿足高速傳輸?shù)男枨蟆?/p>

核心問題出在尼奎斯特頻率與傳輸介質(zhì)的損耗矛盾上。如前所述，NRZ的尼奎斯特頻率是傳輸速率的一半，速率翻倍，帶寬需求也隨之翻倍：56G NRZ的尼奎斯特頻率需達(dá)到28GHz，112G NRZ需達(dá)到56GHz，224G NRZ更是高達(dá)112GHz。而這個(gè)頻率區(qū)間，對(duì)傳輸介質(zhì)（主要是PCB板材）的損耗容忍度提出了近乎苛刻的要求。

在高頻信號(hào)傳輸中，PCB板材會(huì)面臨銅損、介質(zhì)損耗、趨膚效應(yīng)等多種損耗，頻率越高，損耗越嚴(yán)重。當(dāng)頻率達(dá)到28GHz以上時(shí)，普通FR4板材的損耗已經(jīng)急劇上升，信號(hào)衰減嚴(yán)重；到56GHz及以上，即便使用高端板材，損耗也會(huì)達(dá)到難以承受的程度，此時(shí)板材就像一個(gè)“信號(hào)黑洞”，會(huì)將大部分信號(hào)能量吸收，導(dǎo)致眼圖嚴(yán)重劣化、信號(hào)失真，最終無法實(shí)現(xiàn)有效傳輸。

除此之外，NRZ在高速場景下還面臨著功耗和電磁干擾（EMI）的問題。為了驅(qū)動(dòng)高頻信號(hào)，芯片的驅(qū)動(dòng)電路需要更大的功耗；同時(shí)，高頻信號(hào)的跳變頻率過高，會(huì)產(chǎn)生嚴(yán)重的電磁輻射，干擾周邊電路的正常工作。這些問題疊加在一起，讓NRZ在56G及以上速率場景中，既不具備技術(shù)可行性，也不具備成本優(yōu)勢——即便強(qiáng)行使用高端板材和復(fù)雜的驅(qū)動(dòng)電路，其成本也會(huì)飆升到行業(yè)無法接受的水平。

因此，NRZ的淘汰并非技術(shù)選擇的失誤，而是物理規(guī)律的必然。當(dāng)傳輸速率突破56G的門檻，業(yè)界沒有其他退路，只能被迫轉(zhuǎn)向更高效的調(diào)制技術(shù)——PAM4。

三、破局之路：PAM4如何破解高速傳輸難題？

PAM4（Pulse Amplitude Modulation 4，四電平幅度調(diào)制）的核心思路，是通過增加電平數(shù)量，在一個(gè)符號(hào)周期內(nèi)傳輸更多的比特信息，從而在不提升符號(hào)速率（即降低帶寬需求）的前提下，實(shí)現(xiàn)傳輸速率的翻倍，這也是它破解NRZ瓶頸的關(guān)鍵。

與NRZ的兩電平不同，PAM4采用四種不同的電壓電平，分別對(duì)應(yīng)“00”“01”“10”“11”四種二進(jìn)制組合，也就是說，一個(gè)符號(hào)周期內(nèi)可以傳輸2bit數(shù)據(jù)。這就意味著，要實(shí)現(xiàn)相同的傳輸速率，PAM4的符號(hào)速率僅需NRZ的一半，對(duì)應(yīng)的尼奎斯特頻率也隨之減半：56G PAM4的尼奎斯特頻率僅為28GHz，112G PAM4僅為56GHz，224G PAM4僅為112GHz。

帶寬需求的減半，直接緩解了傳輸介質(zhì)的損耗壓力。例如，112G PAM4的帶寬需求與56G NRZ相當(dāng)，此時(shí)普通高端板材就能滿足傳輸需求，無需使用成本極高的特殊板材，有效控制了系統(tǒng)成本。同時(shí)，符號(hào)速率的降低，也減少了信號(hào)跳變頻率，降低了芯片功耗和電磁干擾，兼顧了性能與功耗的平衡。

從技術(shù)本質(zhì)來看，PAM4并非全新技術(shù)，早在100G以太網(wǎng)標(biāo)準(zhǔn)制定時(shí)，它就曾被視為替代NRZ的候選方案，但當(dāng)時(shí)由于技術(shù)不成熟、成本較高，并未得到廣泛應(yīng)用。而隨著高速SerDes技術(shù)的發(fā)展，芯片設(shè)計(jì)、均衡技術(shù)、測試技術(shù)的不斷突破，PAM4的應(yīng)用門檻逐漸降低，如今已成為56G及以上高速SerDes的主流調(diào)制技術(shù)，廣泛應(yīng)用于400G/800G以太網(wǎng)、AI加速器互聯(lián)、車載高速網(wǎng)絡(luò)等場景。

需要注意的是，PAM4的普及也伴隨著技術(shù)難度的提升，其代價(jià)甚至可以用“極其慘重”來形容。與NRZ“足球場般寬大”的眼圖相比，PAM4的四種電平間距大幅縮小，眼圖被壓縮成“指甲蓋大小”，對(duì)噪聲、抖動(dòng)、串?dāng)_的敏感度呈指數(shù)級(jí)上升——NRZ只需區(qū)分兩種電平，噪聲稍微大一點(diǎn)也不會(huì)影響判斷，而PAM4需要精準(zhǔn)區(qū)分四種電平，任何微小的噪聲或抖動(dòng)，都可能導(dǎo)致信號(hào)判錯(cuò)，進(jìn)而影響傳輸可靠性。更關(guān)鍵的是，在相同的峰峰值電壓下，PAM4的每個(gè)眼孔高度只有NRZ的1/3，根據(jù)公式計(jì)算，這直接導(dǎo)致了9.54dB的信噪比（SNR）損失。這9.5dB的損失意味著什么？意味著在NRZ時(shí)代可以容忍的電源噪聲、反射和串?dāng)_，在PAM4面前全是“致命傷”，眼圖不是變小了，而是快“瞎”了。

更值得警惕的是，當(dāng)“自適應(yīng)EQ”不再是萬靈丹。現(xiàn)在的SerDes芯片（如Broadcom或Marvell的DSP）功能極其強(qiáng)大，自帶CTLE、FFE、DFE等各種均衡算法，試圖在接收端把“爛掉”的信號(hào)救回來。但很多新手工程師存在一個(gè)危險(xiǎn)的誤區(qū)：覺得只要仿真通過了，PCB隨便畫。在112G時(shí)代，這種想法極有可能導(dǎo)致項(xiàng)目失敗，核心問題集中在兩點(diǎn)。一是線性度（Linearity）陷阱：PAM4對(duì)系統(tǒng)的線性度要求近乎變態(tài)，如果射頻通路中有任何非線性畸變（比如電容的非線性壓電效應(yīng)），即使DSP的算力再強(qiáng)，也無法還原被扭曲的電壓臺(tái)階。二是殘余ISI：當(dāng)速率達(dá)到112G，碼間干擾（ISI）會(huì)變得極其復(fù)雜，即便將均衡算法拉滿，誤碼率（BER）依然可能出現(xiàn)不穩(wěn)定的跳變。

在實(shí)驗(yàn)室實(shí)測環(huán)節(jié)，很多工程師會(huì)遇到眼圖糊成一團(tuán)、示波器里全是“毛刺”的問題，此時(shí)先別急著改寄存器，建議優(yōu)先檢查以下三點(diǎn)。第一，探頭負(fù)載效應(yīng)：100GHz級(jí)別的采樣示波器探頭，其寄生電容會(huì)嚴(yán)重拖累信號(hào)上升沿，看到的“毛刺”，很可能是阻抗不匹配導(dǎo)致的二次反射。第二，垂直分辨率：由于PAM4眼孔變小，對(duì)示波器的垂直分辨率（ENOB）要求極高，若底噪太高，信號(hào)會(huì)直接被淹沒在量化噪聲里。第三，損耗梯度的斜率：重點(diǎn)檢查板材在Nyquist頻率點(diǎn)的插入損耗（Insertion Loss），這也是影響信號(hào)完整性的關(guān)鍵因素。

為了應(yīng)對(duì)上述這些難題，高速SerDes芯片必須集成更復(fù)雜的信號(hào)處理模塊，比如前饋均衡（FFE）、判決反饋均衡（DFE）、連續(xù)時(shí)間線性均衡（CTLE）等，用于補(bǔ)償鏈路損耗、抑制噪聲和抖動(dòng)；同時(shí)，時(shí)鐘數(shù)據(jù)恢復(fù)（CDR）的難度也大幅提升，PAM4信號(hào)有12種碼間跳變，可用的時(shí)鐘信息組合減少，對(duì)鑒相器增益和時(shí)鐘抖動(dòng)的要求更為嚴(yán)格。這也意味著，PAM4時(shí)代的SerDes芯片設(shè)計(jì)、PCB鏈路設(shè)計(jì)和測試，都進(jìn)入了“高精度、高復(fù)雜度”的新階段。

四、未來展望：從PAM4到PAM6，更高速率的演進(jìn)方向

隨著數(shù)據(jù)傳輸需求的持續(xù)升級(jí)，224G SerDes已逐漸成為行業(yè)新的主流，而未來，448G乃至更高速率的SerDes也將逐步落地。此時(shí)，即便是PAM4，也將面臨新的瓶頸——當(dāng)速率提升至224G以上，PAM4的帶寬需求將達(dá)到112GHz以上，傳輸介質(zhì)的損耗再次成為制約因素，因此，更高階的幅度調(diào)制技術(shù)成為必然趨勢，其中PAM6（六電平幅度調(diào)制）、PAM8（八電平幅度調(diào)制）成為最具潛力的方向。

與PAM4的四電平不同，PAM6采用六種電壓電平，一個(gè)符號(hào)周期內(nèi)可傳輸約2.58bit數(shù)據(jù)；PAM8采用八種電壓電平，一個(gè)符號(hào)周期內(nèi)可傳輸3bit數(shù)據(jù)。更高的電平數(shù)量，意味著在相同符號(hào)速率下，傳輸速率更高；或者在相同傳輸速率下，符號(hào)速率更低，帶寬需求進(jìn)一步降低，從而適配更高速率的傳輸場景。

例如，要實(shí)現(xiàn)448G傳輸速率，若采用PAM4，需要224GHz的符號(hào)速率，帶寬需求極高；而采用PAM8，僅需149GHz左右的符號(hào)速率，帶寬需求大幅降低，可有效緩解傳輸介質(zhì)的損耗壓力，實(shí)現(xiàn)更穩(wěn)定的高速傳輸。據(jù)行業(yè)預(yù)測，2026年OIF（光互聯(lián)論壇）將啟動(dòng)448G標(biāo)準(zhǔn)制定，PAM6、PAM8等高階調(diào)制技術(shù)將成為核心支撐。

當(dāng)然，高階調(diào)制技術(shù)的演進(jìn)，也意味著技術(shù)難度的進(jìn)一步提升。電平數(shù)量越多，電平間距越小，噪聲容限越低，對(duì)信號(hào)處理、均衡技術(shù)、測試儀器的要求也越高。例如，PAM6的電平間距比PAM4更小，對(duì)抖動(dòng)、串?dāng)_的敏感度更高，需要更復(fù)雜的均衡算法和更高精度的時(shí)鐘恢復(fù)模塊；同時(shí)，芯片的功耗和設(shè)計(jì)復(fù)雜度也將進(jìn)一步增加，如何在速率、功耗、成本之間找到平衡，將成為行業(yè)面臨的核心挑戰(zhàn)。

此外，除了調(diào)制技術(shù)的升級(jí)，高速SerDes的發(fā)展還將依賴于芯片工藝的進(jìn)步（如5nm及以下先進(jìn)工藝）、傳輸介質(zhì)的優(yōu)化（如新型低損耗PCB板材、光互聯(lián)技術(shù)）以及標(biāo)準(zhǔn)的完善（如IEEE 802.3系列標(biāo)準(zhǔn)、OIF標(biāo)準(zhǔn)）。中科院微電子所等科研機(jī)構(gòu)已在112G PAM4 SerDes領(lǐng)域取得突破，采用28nm CMOS工藝實(shí)現(xiàn)了低抖動(dòng)、低誤碼率的傳輸，為高階調(diào)制技術(shù)的落地奠定了基礎(chǔ)。

五、結(jié)語：硬件人的新戰(zhàn)場

在112G/224G的時(shí)代，硬件工程師不再是簡單的“布線工”，而是信道建模師。每一個(gè)過孔、每一段微帶線，都是一個(gè)精密的濾波器。密語：如果你現(xiàn)在的眼高只有10mV，請記住：這10mV就是你最后的尊嚴(yán)。守護(hù)它，靠的不是代碼，而是你對(duì)每一根走線、每一個(gè)電容布局的敬畏。

六、總結(jié)：調(diào)制技術(shù)的演進(jìn)，是需求驅(qū)動(dòng)與技術(shù)突破的共生

從NRZ到PAM4，再到未來的PAM6、PAM8，高速SerDes調(diào)制技術(shù)的每一次迭代，本質(zhì)上都是“需求驅(qū)動(dòng)”與“技術(shù)突破”相互作用的結(jié)果：行業(yè)對(duì)更高數(shù)據(jù)傳輸速率的需求，推動(dòng)著調(diào)制技術(shù)向更高效、更復(fù)雜的方向發(fā)展；而芯片設(shè)計(jì)、均衡技術(shù)、測試技術(shù)的突破，又為調(diào)制技術(shù)的落地提供了可能。PAM4的普及背后，是技術(shù)難度的陡增和硬件工程師職責(zé)的升級(jí)，從簡單布線到精細(xì)建模，每一個(gè)細(xì)節(jié)都決定著高速鏈路的成敗。

回顧這一演進(jìn)歷程，我們能清晰地看到：低速時(shí)代，NRZ以“簡單、低成本”取勝，完美適配10G、25G的應(yīng)用需求；高速時(shí)代，PAM4通過“提升頻譜效率、降低帶寬需求”，破解了NRZ的物理瓶頸，成為56G、112G、224G的主流選擇；未來，PAM6等高階調(diào)制技術(shù)，將繼續(xù)突破速率上限，支撐448G及以上高速傳輸場景的落地。

對(duì)于行業(yè)從業(yè)者而言，了解這一演進(jìn)邏輯，不僅能幫助我們理解高速SerDes的技術(shù)核心，更能把握行業(yè)發(fā)展趨勢——未來的設(shè)計(jì)工作，將更加注重信號(hào)完整性、均衡技術(shù)、功耗控制的協(xié)同優(yōu)化，而高階調(diào)制技術(shù)的掌握，也將成為核心競爭力之一。

隨著技術(shù)的不斷進(jìn)步，我們有理由相信，調(diào)制技術(shù)將持續(xù)突破物理極限，為高速串行通信領(lǐng)域的發(fā)展注入新的動(dòng)力，支撐數(shù)字經(jīng)濟(jì)、人工智能、5G/6G等領(lǐng)域的持續(xù)創(chuàng)新。

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