論文信息：

M. O. Hossen, B. Chava, G. Van der Plas, E. Beyne and M. S. Bakir, Power Delivery Network (PDN) Modeling for Backside-PDN Configurations With Buried Power Rails and μ TSVs, in IEEE Transactions on Electron Devices, vol. 67, no. 1, pp. 11-17, Jan. 2020

論文鏈接：

doi: 10.1109/TED.2019.2954301.

Part.1

研究背景

多功能芯片的模塊化異質(zhì)集成技術(shù)正受到業(yè)界越來越多的關(guān)注，該技術(shù)可將多款功能芯片集成至單個封裝中，例如將高帶寬存儲器與圖形處理器、現(xiàn)場可編程門陣列與服務(wù)器處理器、高性能圖形處理器與通用中央處理器等進行集成。具體而言，器件工藝微縮帶來了諸多挑戰(zhàn)：隨著先進工藝節(jié)點的推進，傳統(tǒng)金屬層與金屬層間通孔的電阻率和電阻值急劇上升，而電源配送網(wǎng)絡(luò)的噪聲容限要求卻愈發(fā)嚴苛；此外，各類計算模塊的功耗也大幅增加。背面電源配送網(wǎng)絡(luò)架構(gòu)試圖通過將片上電源配送網(wǎng)絡(luò)與傳統(tǒng)的后端金屬化層分離，來解決上述部分挑戰(zhàn)?；诂F(xiàn)有的電源配送網(wǎng)絡(luò)建模技術(shù)，本文開發(fā)了一套分析背面電源配送網(wǎng)絡(luò)架構(gòu)中電源噪聲的框架，并通過該框架將背面電源配送網(wǎng)絡(luò)與傳統(tǒng)的正面后端金屬化電源配送網(wǎng)絡(luò)進行基準對比，明確該方案的獨特優(yōu)勢與局限性。

Part.2

研究內(nèi)容

圖 1 展示了芯片在封裝中的布局，以及芯片上包含電源輸入輸出端口和電源配送網(wǎng)絡(luò)的詳細區(qū)域，同時呈現(xiàn)了本文所研究的背面電源配送網(wǎng)絡(luò)架構(gòu)。

圖 1 傳統(tǒng)正面電源配送網(wǎng)絡(luò)架構(gòu)與背面電源配送網(wǎng)絡(luò)架構(gòu)的芯片布局及金屬層配置

本研究的建模中包含三個獨立的電源配送網(wǎng)絡(luò)域：片上、封裝和板級電源配送網(wǎng)絡(luò)。圖 2 為片上電源配送網(wǎng)絡(luò)的結(jié)構(gòu)示意圖，其中傳統(tǒng)后端金屬化層中的電源配送網(wǎng)絡(luò)為交錯式結(jié)構(gòu)，而背面電源配送網(wǎng)絡(luò)則是類網(wǎng)狀結(jié)構(gòu)。

圖 2 （a）傳統(tǒng)交錯式后端金屬化電源配送網(wǎng)絡(luò)的片上結(jié)構(gòu)；（b）網(wǎng)狀背面電源配送網(wǎng)絡(luò)的片上結(jié)構(gòu)

本部分展示兩種架構(gòu)下的電源噪聲分析結(jié)果，分析中暫未納入金屬 - 絕緣體 - 金屬電容的影響。本研究采用 400 皮秒上升沿的階躍響應(yīng)，分析兩種架構(gòu)下的同時開關(guān)噪聲，圖 3 總結(jié)了分析結(jié)果，并對比了背面電源配送網(wǎng)絡(luò)相對傳統(tǒng)正面架構(gòu)在各噪聲壓降上的優(yōu)化效果。

圖 3 均勻功率分布圖下的電源噪聲結(jié)果

先進工藝節(jié)點（如 7 納米和 3 納米）因集成密度更高，功耗會顯著增加，本研究模擬了此類高要求的微尺度功率分布，如圖 4（a） 所示。為模擬更貼近實際的場景，在首個熱點區(qū)域周圍增設(shè)四個熱點區(qū)域，芯片總功耗達到 1.5 瓦，該場景對應(yīng)多個核心或計算模塊并行工作的情況，仿真結(jié)果如圖 4（b） 所示。本研究還分析了總功耗 18.6 瓦的五個熱點場景，該場景結(jié)合了均勻功率分布和高密度熱點功率分布的特征，結(jié)果如圖 4（c） 所示。

圖 4 （a）含五個相鄰熱點區(qū)域的功率分布圖；（b）無背景功耗的熱點功率分布圖下的電源噪聲結(jié)果；（c）含 17.1 瓦均勻背景功耗的熱點功率分布圖下的電源噪聲結(jié)果

以帶埋入式電源軌的背面電源配送網(wǎng)絡(luò)的紅外壓降為基準，對各架構(gòu)的峰值紅外壓降進行歸一化處理，結(jié)果顯示該架構(gòu)的各項指標均實現(xiàn)了至少四倍的優(yōu)化。圖 5 為兩種架構(gòu)物理設(shè)計提取的紅外壓降結(jié)果，物理設(shè)計結(jié)果表明，背面電源配送網(wǎng)絡(luò)的芯片核心區(qū)域利用率更高。

圖 5 不同電源配送網(wǎng)絡(luò)架構(gòu)的物理設(shè)計結(jié)果

本文中，背面電源配送網(wǎng)絡(luò)的封裝 - 芯片互連間距設(shè)定為 40 微米，傳統(tǒng)后端金屬化電源配送網(wǎng)絡(luò)為 140 微米。圖 6 分析了兩種架構(gòu)在不同互連間距下的性能，結(jié)果為各版本的最大瞬態(tài)電感壓降噪聲。

圖 6 不同封裝 - 芯片凸點間距下的峰值紅外壓降對比

本研究通過改變輸入電流負載的上升沿，分析階躍響應(yīng)特性，采用前文的均勻功率分布圖，上升沿的掃描范圍為 200 皮秒至 1 納秒，圖 7 為分析結(jié)果，同時還給出了傳統(tǒng)后端金屬化電源配送網(wǎng)絡(luò)在 1 納秒上升沿下的階躍響應(yīng)結(jié)果作為參考。結(jié)果符合預(yù)期，隨著上升沿的增加，背面架構(gòu)的電源噪聲逐漸降低。

圖 7 上升沿變化對背面電源配送網(wǎng)絡(luò)架構(gòu)階躍響應(yīng)的影響（紅線為傳統(tǒng)后端金屬化電源配送網(wǎng)絡(luò)在 1 納秒上升沿下的階躍響應(yīng)結(jié)果）

本文此前的分析均未納入金屬 - 絕緣體 - 金屬電容，本部分研究其密度對電源噪聲的影響，結(jié)果如圖 8（a） 所示。圖 8（a） 的內(nèi)嵌圖展示了 50 納法 / 平方毫米電容密度下的噪聲曲線，該曲線可代表電容密度高于 10 納法 / 平方毫米時的噪聲特征。本研究還采用不同的輸入激勵開展電源噪聲分析，選取頻率 1 吉赫的輸入脈沖，上升沿 400 皮秒、導(dǎo)通時間 200 皮秒、下降沿 400 皮秒，分析了 0.5、5、50 納法 / 平方毫米三種電容密度下的性能，結(jié)果如圖 8（b） 所示。顯然，隨著芯片上金屬 - 絕緣體 - 金屬電容密度的增加，電源噪聲及噪聲波動均顯著降低。

圖 8 （a）不同金屬 - 絕緣體 - 金屬電容密度下的階躍響應(yīng)結(jié)果；（b）1 吉赫脈沖輸入下的電源噪聲結(jié)果

Part.3

研究總結(jié)

本文提出背面電源配送網(wǎng)絡(luò)架構(gòu)的建?？蚣?，該架構(gòu)通過硅片雙面工藝分離電源與信號網(wǎng)絡(luò)，結(jié)合釕基材料實現(xiàn)了電源電壓性能的顯著優(yōu)化。經(jīng)均勻與非均勻功率分布仿真驗證，其電源噪聲較傳統(tǒng)架構(gòu)降低四倍以上；基于 RISC-V 架構(gòu)的物理設(shè)計則證實，該架構(gòu)面積利用率提升 25%~30%，且任意封裝 - 芯片凸點間距下性能均至少提升兩倍，凸點間距微縮也對電源噪聲優(yōu)化有益。該架構(gòu)還支持更快開關(guān)速度，400 皮秒上升沿下的噪聲表現(xiàn)與傳統(tǒng)架構(gòu) 1 納秒時相當，金屬 - 絕緣體 - 金屬電容密度超 5 納法 / 平方毫米后雖不再優(yōu)化首次壓降噪聲，但能降低高頻紋波。此外，其介質(zhì)鍵合層未帶來明顯熱特性劣化，整體在電源完整性、面積利用率等方面優(yōu)勢顯著，是適配先進工藝節(jié)點的高性能方案，為異構(gòu)集成系統(tǒng)電源設(shè)計提供了新的技術(shù)支撐。

Hossen 等 - 2020 - Power delivery network (PDN) modeling for backside-PDN configurations with buried power rails and $.pdf

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