每當行業(yè)出現(xiàn)巨頭壟斷格局，總會有新的顛覆式變革出現(xiàn)，為中小廠商開辟市場通路。

器件微縮帶來的收益正在放緩，但前沿工藝節(jié)點的競賽依舊如火如荼。然而，短期內(nèi)究竟有多少企業(yè)能夠真正用上最新工藝節(jié)點，目前仍不明朗，原因在于大型系統(tǒng)廠商幾乎耗盡了所有可用先進制程產(chǎn)能。

先進工藝節(jié)點能為晶圓代工廠帶來最高利潤率，而當前需求遠遠超過供給。2nm及以下工藝轉(zhuǎn)向納米片晶體管架構(gòu)，具備更低功耗與更小漏電流，可在同等面積內(nèi)集成更多晶體管，實現(xiàn)性能提升。這對AI數(shù)據(jù)中心極具吸引力，這類場景對運算速度的需求幾乎永無止境。

大體上，只有頂級大型芯片企業(yè)才有資格入局先進制程。即便是已在研發(fā)先進制程芯粒的大型芯片公司，也可能難以快速拿到流片產(chǎn)能，從而喪失市場競爭力。業(yè)內(nèi)消息稱，臺積電掌控著絕大部分先進制程產(chǎn)能，并優(yōu)先保障蘋果、英偉達、博通等科技巨頭的大批量訂單；不過隨著英特爾代工業(yè)務與三星持續(xù)擴產(chǎn)，這一格局未來或?qū)⒏淖儭?/p>

與此同時，行業(yè)側(cè)面賽道仍在涌現(xiàn)新機遇：設計形態(tài)正從平面單SoC，轉(zhuǎn)向采用不同工藝節(jié)點打造芯粒的系統(tǒng)級封裝方案。

Cadence戰(zhàn)略與新業(yè)務高級總監(jiān)RobKnoth表示：“所有人都已經(jīng)意識到，一味靠工藝微縮的投資回報正在遞減。模擬電路放在數(shù)字工藝上集成效果很好，完全可以合封一體、享受工藝微縮紅利。與此同時，高端先進封裝開始走向精品化路線，2D、2.5D、3D各類形態(tài)層出不窮。未來還會有更復雜的堆疊架構(gòu)，各種技術(shù)變革正同步發(fā)生。

但凡想要開發(fā)高端AI處理器的企業(yè)，因其超高數(shù)據(jù)帶寬需求，必然離不開先進封裝；還有一類企業(yè)只是想借工藝微縮做常規(guī)芯片，也會自然而然轉(zhuǎn)向復雜封裝方案。也有原本瞄準高端先進節(jié)點、卻拿不到產(chǎn)能的廠商，轉(zhuǎn)而采用芯粒+先進封裝的組合路線，尋找可行的流片落地方式。

這也推高了先進封裝的整體需求，但封裝行業(yè)不存在萬能通用方案：高度依賴具體應用場景、成本敏感、高度依賴設計工具與IP生態(tài)。這一幕和當年FinFET剛問世時非常相似。FinFET初期，EDA廠商只能和首批工藝先行者、主流晶圓廠合作開發(fā)配套工具，早期能做FinFET設計的廠商寥寥無幾，當時行業(yè)甚至認為‘全球只有五家企業(yè)能玩轉(zhuǎn)FinFET’。如今先進封裝正在復刻同樣的趨勢：先行者不僅已經(jīng)入場，更在開辟行業(yè)道路，比如臺積電推出3Dblox，其他代工廠也都在推出各自的同類方案?！?/p>

EDA行業(yè)正與行業(yè)龍頭攜手推進這類技術(shù)落地。例如，博通半導體解決方案集團總裁Charlie Kawwas就特別提到了與Cadence在該領(lǐng)域的多元合作。

Knoth認為，第一階段的市場格局，將由具備專業(yè)技術(shù)、工具與豐富IP儲備的主流晶圓廠和ASIC企業(yè)主導?！癊DA行業(yè)的使命，是推動技術(shù)普惠、流程自動化、降低設計門檻，讓跟隨者能夠快速復制成熟架構(gòu)策略。這一發(fā)展規(guī)律和當年FinFET完全一致，如今正再次在先進封裝領(lǐng)域上演?！?/p>

那么，立志布局高端AI與專用芯片市場的中小設計公司出路何在？這又將如何重塑芯片設計創(chuàng)新格局？Baya Systems首席商務官Nandan Nayampally指出：“現(xiàn)實情況是，中小公司面臨的設計場景越來越復雜，核心原因是先進封裝成本持續(xù)攀升。這里面存在好幾重難題：

第一，先進封裝如臺積電CoWoS等方案，所有芯粒是自研還是聯(lián)合開發(fā)？

第二，封裝所用芯粒是否來自多家供應商？多供應商組合會大幅增加責任界定與統(tǒng)籌難度。

第三，高昂封裝流程完成后一旦出現(xiàn)失效，如何定位問題、誰來承擔責任？

這也是大型封測廠不愿承接中小設計項目的重要原因，如果芯粒來自多家廠商，一旦失效很難界定責任歸屬，風險無人兜底。成本門檻已經(jīng)筑起一道行業(yè)壁壘。

雖然臺積電在3nm等先進節(jié)點與封裝上推出了新架構(gòu)方案，看似提供了一條迂回路徑，但產(chǎn)能與排期永遠優(yōu)先傾斜擁有超大訂單量、議價能力強的巨頭企業(yè)，頭部大客戶占據(jù)了絕大部分產(chǎn)能。從臺積電高端客戶份額就能看出行業(yè)集中度之高，資源永遠向巨頭傾斜。中小廠商若想突圍，只能依托小型設計公司、imec這類研發(fā)機構(gòu)尋找落地可能。但挑戰(zhàn)客觀存在：成本與量產(chǎn)規(guī)模門檻，讓中小企業(yè)難以拿出足夠營收與研發(fā)預算，支撐專屬封裝團隊投入?！?/p>

巨頭壟斷晶圓廠先進產(chǎn)能

能否拿到頂尖半導體制造產(chǎn)能，如今更多取決于產(chǎn)能配額與長期協(xié)議，而非單純技術(shù)選型。工藝能力只是入場基礎，接入最新制程往往需要6至12個月，部分場景甚至更久。

西門子EDA中央工程解決方案總監(jiān)Pratyush Kamal表示：“現(xiàn)在做項目首先要確認，能不能在臺積電預定到足夠晶圓產(chǎn)能。很多時候根本拿不到，這也是大家被迫轉(zhuǎn)向三星的原因。英偉達資金體量龐大，可以直接包下大量產(chǎn)能；蘋果同樣財力雄厚，會鎖定2nm絕大部分產(chǎn)能，而且已經(jīng)在這么做了。”

雪上加霜的是，晶圓廠對良率、缺陷率等關(guān)鍵數(shù)據(jù)并不對外透明。企業(yè)只能依靠自有專家評估合理報價，再與代工廠談判議價。Kamal稱：“晶圓廠不會對外披露缺陷率等核心數(shù)據(jù)。所以企業(yè)必須配備資深研發(fā)專家，自行評估臺積電合理報價，判斷其每片晶圓3萬美元的定價是否合理，再展開商務談判?！?/p>

中小芯片設計廠商另有自身困境。Synopsys SoC工程高級總監(jiān)Shawn Nikoukary表示：“中小企業(yè)想要入局先進封裝，門檻非常高。不僅需要投入大量設計工具成本，還需儲備專業(yè)技術(shù)人才，整體挑戰(zhàn)不小?！?/p>

在此背景下，定制芯粒成為一條可行路徑。通過專用芯粒新增功能，往往比強行把所有模塊塞進單顆大裸片更具成本優(yōu)勢。

Synopsys硬件工程經(jīng)理Esha Dubey表示：“采用多裸片芯粒拆分架構(gòu)，設計靈活性與模塊化程度更高，可以在同一封裝內(nèi)自由混搭不同工藝節(jié)點的裸片。處理器選用先進節(jié)點，I/O接口沿用成熟老節(jié)點，整體成本更低，這也是先進封裝適合大多數(shù)廠商的核心原因之一?！?/p>

采用多裸片方案，還有助于企業(yè)根據(jù)自身與晶圓廠的合作關(guān)系，靈活做設計取舍與方案權(quán)衡?！坝行┢髽I(yè)長期綁定臺積電，有些合作三星，還有些選擇中小型封測廠。方案選型很大程度取決于企業(yè)與代工廠的合作綁定關(guān)系。綁定臺積電，一般優(yōu)先采用CoWoS等硅橋封裝方案，可選硅中介層、硅橋或扇出架構(gòu)；綁定三星，則多用其I-Cube系列；若選擇英特爾代工，則偏向EMIB嵌入式多裸片互聯(lián)橋方案?！盌ubey說道。

各大代工廠都推出了同類競品技術(shù)，均采用硅橋+RDL扇出架構(gòu)。例如，日月光ASE的扇出基板芯片封裝FOCoS、英特爾EMIB、三星I-Cube、臺積電局部硅互聯(lián)晶圓基板封裝CoWoS-L。

Dubey指出：“這些方案彼此形成直接競爭，最終由架構(gòu)師根據(jù)項目需求擇優(yōu)選型?！?/p>

保持EDA工具、設備與工藝流程同步迭代，是另一大難題?！懊慨斘覀冞m配完一套封裝工藝，晶圓廠又會推出新技術(shù)，就得重新改版組裝設計套件、工藝設計套件與工藝參數(shù)文件。過去只需在基板設計中錄入一套設計規(guī)則即可，如今要兼容五花八門的先進封裝技術(shù)，復雜度大幅提升，對中小企業(yè)尤為不友好。很多初創(chuàng)公司原本有很好的芯片創(chuàng)意，過去封裝落地門檻很低，現(xiàn)在卻不得不直面復雜的工藝與選型難題?！?/p>

這意味著企業(yè)必須更迫切地尋找高性價比落地方案：對比各家代工廠技術(shù)優(yōu)勢、研讀設計規(guī)則、審慎決策工藝路線。

對很多企業(yè)而言，核心糾結(jié)在于：是否要把單顆SoC拆分為多裸片先進封裝架構(gòu)，以及該方案的投資回報如何。

是德科技EDA產(chǎn)品集成經(jīng)理Stephen Slater表示：“企業(yè)會評估最終封裝產(chǎn)品的市場可接受成本上限、性能指標、方案優(yōu)劣利弊，由專業(yè)團隊集體決策：是順勢切入這一輪技術(shù)變革，還是本代沿用傳統(tǒng)架構(gòu)、下一代再升級先進封裝。

一部分企業(yè)別無選擇，只能擁抱芯粒；另一部分則著眼未來，提前布局試點項目。這類經(jīng)濟層面的決策，很大程度取決于臺積電的報價預估，以及工藝可靠性信心。而可靠性又取決于工藝成熟度、組裝與運行過程中的散熱管控，反復溫循會長期削弱互聯(lián)鏈路穩(wěn)定性?！?/p>

對架構(gòu)師而言，模型降階分析是早期決策的關(guān)鍵環(huán)節(jié)。西門子EDA的Kamal表示：“芯片架構(gòu)需要在極早期就敲定大量關(guān)鍵決策，多集中在供應鏈與采購層面。架構(gòu)拆分方案會直接影響整體成本，同時封裝方案也把大量測試負擔轉(zhuǎn)移到封裝后環(huán)節(jié)，裸片級測試之外，新增大量封裝后測試項目，報廢率隨之上升。測試時間增加，最終都會折算成實打?qū)嵉某杀?，所有決策歸根結(jié)底都是成本權(quán)衡?！?/p>

那些極具創(chuàng)新力的初創(chuàng)公司怎么辦？會不會因為拿不到先進產(chǎn)能，導致創(chuàng)意無法落地？行業(yè)普遍看法是：永遠不要把路堵死。

Baya Systems的Nayampally認為：“每當行業(yè)出現(xiàn)巨頭壟斷格局，總會有新的顛覆式變革出現(xiàn)，為中小廠商開辟市場通路。目前雖然尚未看到明確方向，但變革遲早會來，而且大概率會從相對成熟工藝節(jié)點率先突破。除非企業(yè)執(zhí)意要用3nm、2nm超高量產(chǎn)規(guī)模對標頂級SiP產(chǎn)品，這條路確實艱難。但如果退守次先進節(jié)點，提供高性價比方案，架構(gòu)層面就有很大發(fā)揮空間：能否落后兩代工藝，實現(xiàn)同級性能、成本僅為五分之一？一旦這套模式跑通，就可以通過多封裝、多芯粒組合，基于成熟工藝節(jié)點完成架構(gòu)落地，還能催生出一批具備穩(wěn)定商業(yè)模式、出貨量與利潤的配套企業(yè)。行業(yè)每一輪資源集中化之后，都會迎來一輪新的顛覆創(chuàng)新，這一次也不會例外?！?/p>

中小企業(yè)并未出局

ChipAgents首席執(zhí)行官William Wang認為，當前產(chǎn)能約束確實客觀存在，但并未徹底淘汰中小廠商，只是改變了競爭方式：更快迭代、更智能設計、規(guī)避昂貴的重復試錯?！癈hipAgents的定位正是如此：通過設計、驗證、根因分析的大規(guī)模自動化，降低復雜芯片的研發(fā)人力門檻，真正實現(xiàn)芯片開發(fā)普惠化。小團隊也能擁有大廠級迭代效率，即便沒有特權(quán)拿到先進產(chǎn)能，依然具備市場生存能力?！盬ang解釋道。

盡管挑戰(zhàn)重重、行業(yè)格局劇變，但業(yè)內(nèi)專家認為中小企業(yè)并未被完全擋在門外。行業(yè)格局只是重構(gòu)而非封閉，只要能夠快速適應變化、采用全新策略，仍有創(chuàng)新與競爭空間。

Vinci市場負責人Satish Radhakrishnan表示：“全球主流代工廠主要四家：臺積電、三星、格芯、英特爾。臺積電產(chǎn)能被巨頭提前鎖定，給中小企業(yè)留出兩條路：選用稍舊工藝節(jié)點，或轉(zhuǎn)投三星、英特爾、格芯等其他代工廠。先進節(jié)點因設備昂貴導致成本高企，但已有多家企業(yè)證明，通過架構(gòu)優(yōu)化，成熟工藝也能跑出優(yōu)秀性能。對中小芯片廠商而言，優(yōu)先把產(chǎn)品推向市場、獲得客戶驗證，是站穩(wěn)腳跟、憑借性能逐步擴大份額的關(guān)鍵?！?/p>

并非所有應用都必須追先進節(jié)點，但高端場景確實剛需前沿工藝。Radhakrishnan稱：“頂級GPU、旗艦手機永遠是先進工藝的首批落地場景。但高端產(chǎn)品定價高昂，大量應用仍依賴成熟工藝。例如英偉達H200已是三代前架構(gòu)，至今依舊市場熱銷。新銳企業(yè)只要能做到同價更高性能，完全可以在市場站穩(wěn)腳跟?！?/p>

綜合來看，只有資金實力最雄厚的巨頭企業(yè)，才能穩(wěn)定鎖定先進制程晶圓產(chǎn)能、掌握議價主動權(quán)。其余廠商只能轉(zhuǎn)向備選代工廠，在更嚴苛的成本約束下，保守選擇架構(gòu)與封裝方案。

現(xiàn)實格局是：行業(yè)技術(shù)路線已由少數(shù)超級大客戶主導，只有它們能提前鎖死先進產(chǎn)能、承擔高昂晶圓成本與高良率風險，養(yǎng)得起內(nèi)部工藝建模與談判專業(yè)團隊。其他廠商實質(zhì)上已被擠出前沿工藝定義賽道，只能選用二線代工廠或臺積電成熟節(jié)點。

這類設計公司只能通過保守架構(gòu)與封裝策略彌補差距：減少芯粒數(shù)量、慎用激進3D堆疊、規(guī)避高風險架構(gòu)拆分，優(yōu)先兼顧成本、良率與穩(wěn)定性，而非極致性能領(lǐng)先。

結(jié)語

在先進工藝節(jié)點，經(jīng)濟實力已成為事實上的設計約束。只有資金最雄厚的企業(yè)能充分利用并定義最新制程，其余廠商只能退守二線方案；架構(gòu)與封裝選型，不再只由技術(shù)可能性決定，更多受制于成本與產(chǎn)能獲取能力。但這也催生了全新機遇：基于成熟工藝節(jié)點的特色先進封裝與芯粒方案迎來發(fā)展空間。

如今工藝節(jié)點選擇、架構(gòu)拆分、封裝方案決策，同時取決于技術(shù)可行性與產(chǎn)能獲取、成本承受能力。節(jié)點選型、裸片劃分、封裝冗余設計，全部由良率與成本驅(qū)動，先進封裝和測試的經(jīng)濟性已嵌入每一次方案權(quán)衡。

芯片架構(gòu)師的角色，已轉(zhuǎn)變?yōu)樵趪揽林圃?、散熱與成本約束下開展系統(tǒng)級協(xié)同設計，同時也倒逼多裸片技術(shù)涌現(xiàn)更多創(chuàng)新思路。

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