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在過去幾十年的半導(dǎo)體演進(jìn)中，可以說每一次微縮，都離不開光刻能力的加持。從DUV到EUV，從193nm到13.5nm，再到High-NA EUV，整個產(chǎn)業(yè)鏈圍繞著一個核心變量不斷演進(jìn)——如何用更短的波長，在硅片上刻出更細(xì)的線條。但是一個不爭的事實(shí)是，光刻，正在變得過于昂貴、過于復(fù)雜，也過于不可替代。

隨著工藝制程的不斷微縮，晶圓的價格也在直線攀升，5nm/3nm的晶圓價格已突破 20,000 美元，到了2nm預(yù)測單片晶圓價格將達(dá)到 30,000美元的歷史高位。價格飛漲的核心原因是先進(jìn)制程圖形化的極高難度。一臺EUV光刻機(jī)價格超過1.5億美元，交付周期長達(dá)一年以上，High-NA EUV則更貴，且全球僅有ASML一家供應(yīng)商。在AI算力爆發(fā)的背景下，這一瓶頸正被進(jìn)一步放大。

也正是在這樣的背景下，一家來自瑞典隆德的初創(chuàng)公司——AlixLabs，提出了一條完全不同的路徑：不是把圖形刻出來，而是把圖形“分裂出來”。該公司打算利用他們的APS（原子層刻蝕節(jié)距分裂） 技術(shù)，試圖在無需EUV的情況下實(shí)現(xiàn)5nm甚至3nm的圖形化。

技術(shù)的起因，一個實(shí)驗(yàn)室偶然發(fā)現(xiàn)

2015年圣誕節(jié)前后，在瑞典隆德大學(xué)的實(shí)驗(yàn)室里，一項(xiàng)原本并不起眼的實(shí)驗(yàn)，意外打開了一條新的技術(shù)路徑。

瑞典隆德大學(xué)的研究人員試圖縮小表面納米線的尺寸，卻觀察到一個反?，F(xiàn)象：這些納米線不僅變細(xì)了，還“分裂”成了兩根更細(xì)的結(jié)構(gòu)。首席研究員喬納斯·桑德奎斯特很快意識到這非同尋常，對于熟悉半導(dǎo)體工藝的人來說，這一現(xiàn)象的意義極為明確：它等價于一種天然的多重圖形化。這一發(fā)現(xiàn)為非光刻手段實(shí)現(xiàn)微縮（Scaling）提供了理論可能。

原子級刻蝕把一條線劈成了兩條

在EUV尚未成熟的年代，行業(yè)依賴SADP（自對準(zhǔn)雙重圖形化）和SAQP（四重圖形化）來繼續(xù)推進(jìn)微縮。但這些方案的代價，是指數(shù)級增長的工藝復(fù)雜度。

2019年，喬納斯·桑德奎斯特與聯(lián)合創(chuàng)始人阿明·卡里米和斯特凡·斯韋德貝里共同創(chuàng)立了Alixlabs公司，總部位于隆德。而后他們繼續(xù)將這項(xiàng)技術(shù)發(fā)揚(yáng)光大。

AlixLabs的核心技術(shù)，是基于原子層刻蝕（ALE）的延伸。與更為成熟的Atomic Layer Deposition（ALD）類似，ALE同樣是一種自限制過程，但方向完全相反：ALD是逐層添加原子，而ALE則是逐層去除原子。

這種原子級減法，帶來了三個關(guān)鍵能力：第一，極致的尺寸控制能力。每一步刻蝕都在原子尺度上進(jìn)行，使得CD控制進(jìn)入亞10nm區(qū)間成為可能。第二，形貌自對準(zhǔn)能力。納米結(jié)構(gòu)的側(cè)壁本身，可以在刻蝕過程中充當(dāng)天然掩模。第三，三維結(jié)構(gòu)保真度。相比傳統(tǒng)刻蝕，ALE對復(fù)雜結(jié)構(gòu)（如FinFET、GAA）更加友好。

繞過EUV，APS的水平幾何？

在此基礎(chǔ)上，AlixLabs提出了核心工藝：APS（Atomic Pitch Splitting，原子層間距分裂）。它的本質(zhì)是利用ALE，將已有圖形復(fù)制+分裂，實(shí)現(xiàn)密度倍增。從結(jié)果上看，它類似于SADP/SAQP，但路徑完全不同：EUV是將更短波長直接刻，成本較高；SADP/SAQP多次光刻+沉積，工藝復(fù)雜；APS刻蝕驅(qū)動分裂，工藝相對簡化。

如下圖所示，在均實(shí)現(xiàn)Pitch減半（40nm → 20nm）的結(jié)果下，傳統(tǒng)的SADP需要光刻、光刻膠處理、氧化層沉積、Spacer刻蝕、硬掩膜刻蝕、清洗等多個步驟。而AlixLabs的技術(shù)只有光刻和APS兩步。且APS做出來的結(jié)構(gòu)質(zhì)量是OK的，線條均勻性、垂直度不輸傳統(tǒng)工藝。

APS與傳統(tǒng)SADP的比較

Alixlabs也演示了APS如何嵌入真實(shí)工藝流程，其大致的流程是：NIL（納米壓?。?清理殘膠 → 圖形轉(zhuǎn)移 → 去膠 → APS，即先用傳統(tǒng)方法做出還不夠細(xì)的結(jié)構(gòu)，再用APS在已有結(jié)構(gòu)上做原子層刻蝕分裂，結(jié)果能夠?qū)崿F(xiàn)從205 nm → 109 nm，直接減半，而且無須光刻。

APS如何嵌入真實(shí)工藝流程

而且很重要的一點(diǎn)是，APS并非局限于某一特定節(jié)點(diǎn)的“局部優(yōu)化工具”，而是一種具有普適性的結(jié)構(gòu)縮放能力。從100nm到20nm，不同初始間距下的實(shí)驗(yàn)結(jié)果均顯示，APS能夠穩(wěn)定實(shí)現(xiàn)約2倍的間距壓縮，并同步縮小線寬。

100nm → 54nm → 32nm → 20nm，每一列都實(shí)現(xiàn)了“間距近似減半”

2024年成功在硅（Si）基底上實(shí)現(xiàn)了基于 EBL 的 APS圖形化，實(shí)現(xiàn)了從化合物半導(dǎo)體向主流硅基半導(dǎo)體的跨越。從實(shí)驗(yàn)結(jié)果來看，APS在硅基材料上實(shí)現(xiàn)了10nm級CD與12.5nm級half-pitch，這一指標(biāo)已經(jīng)逼近Low-NA EUV的能力范圍。盡管在極限尺寸和線邊粗糙度上，High-NA EUV仍具優(yōu)勢，但APS所展現(xiàn)出的“接近EUV性能 + 顯著更低成本”的組合，使其具備成為部分工藝層替代方案的潛力。

APS vs 全行業(yè)最主流的三條先進(jìn)制程路徑

更具顛覆性的在于，APS并非只能實(shí)現(xiàn)單次間距分裂，而是具備可重復(fù)調(diào)用的“層級縮放能力”。通過兩次APS處理，原始約95nm的結(jié)構(gòu)可被壓縮至20nm級別，相當(dāng)于傳統(tǒng)四重圖形化（SAQP）所實(shí)現(xiàn)的效果，但路徑卻大幅簡化。這意味著，先進(jìn)制程中的“多重圖形化”，可以從依賴復(fù)雜工藝堆疊的工程問題，轉(zhuǎn)化為基于原子層刻蝕的物理過程問題。下圖右側(cè)展示的5nm級結(jié)構(gòu)及接近晶格尺度的原子排布，也表明該技術(shù)已經(jīng)逼近材料極限，為未來sub-5nm甚至更先進(jìn)節(jié)點(diǎn)提供了新的可能路徑。

APS不僅能“×2”，還能“×4”

據(jù)悉，AlixLabs已經(jīng)完成了300mm APS設(shè)備的開發(fā)，并在其位于隆德的潔凈室中實(shí)現(xiàn)穩(wěn)定運(yùn)行。

APS是納米壓印光刻（NIL）的強(qiáng)力補(bǔ)充，可以擴(kuò)展密集的線條圖案分辨率?？梢宰鳛閭鹘y(tǒng)多重圖形化技術(shù)（如 SADP、SAQP 和 LELE）的替代方案，具有降低成本、提升分辨率和更好可持續(xù)性的潛力。

“我們估計(jì)，APS有望將尖端邏輯和存儲器晶圓的制造成本降低高達(dá)每層掩模40%，同時提高生產(chǎn)效率，”Sundqvist補(bǔ)充道。

大廠站臺，產(chǎn)業(yè)化實(shí)現(xiàn)關(guān)鍵突破

這家初創(chuàng)公司與英特爾合作，近期在體硅上成功演示了無需使用極紫外光刻（EUV）技術(shù)的12.5納米半間距鰭片結(jié)構(gòu)。這些尺寸與目前3納米級的尖端邏輯芯片尺寸相同?！拔覀兊氖姑谴蛟炷軌驇椭切o法使用EUV設(shè)備的公司將生產(chǎn)規(guī)?？s小到5納米及以下的設(shè)備。通過消除對EUV光刻技術(shù)的依賴，我們?yōu)闃I(yè)界提供了一條通往更可持續(xù)、更經(jīng)濟(jì)高效的高密度芯片生產(chǎn)之路。”Sundqvist表示。

2025年，AlixLabs與聯(lián)電（UMC）合作進(jìn)行晶圓級演示，使用浸沒式氟化氬（ArFi）光刻技術(shù)，成功實(shí)現(xiàn)了 19nm 的半節(jié)距（Half Pitch）。

根據(jù) AlixLabs 2026 年的最新展望，APS的應(yīng)用觸角已經(jīng)延伸到了半導(dǎo)體制造的每一個關(guān)鍵角落。除了經(jīng)典的線條節(jié)距分裂，它正在攻克三大新高地：通過對 Vias（通孔） 的精確處理，APS解決了多層電路互連的瓶頸。從硬質(zhì)的 Hard Mask 到極具挑戰(zhàn)性的 Photoresist（光刻膠），APS 將證明原子層刻蝕（ALE）極高的靈活性。

要顛覆傳統(tǒng)光刻模式，僅有工藝是不夠的，必須有匹配的設(shè)備支撐。AlixLabs 披露的設(shè)備路線圖顯示，其商業(yè)化進(jìn)程已進(jìn)入快車道：Alpha 級設(shè)備已可進(jìn)行 300mm 晶圓演示，完成了從0到1的物理突破，能夠?qū)崿F(xiàn)現(xiàn)貨供應(yīng)；具有自動化集群能力的 Beta 級工具即將在 2026 年 Q3 交付，這將是其技術(shù)進(jìn)入半導(dǎo)體代工廠先導(dǎo)線的入場券；Gamma平臺則針對的是HVM（大批量生產(chǎn)），目前處于概念設(shè)計(jì)階段。

結(jié)語

總的來說，對于那些無法獲得EUV配額，或難以承受其高昂資本與運(yùn)營成本的晶圓廠而言，APS提供的，不僅是一種替代方案，更是一條現(xiàn)實(shí)可行的“第二路徑”。

當(dāng)然，APS并不會在短期內(nèi)取代EUV。對于最前沿節(jié)點(diǎn)，尤其是High-NA EUV所瞄準(zhǔn)的極限尺寸，光刻仍然是不可替代的核心工具。但在大量非關(guān)鍵層以及成本敏感的應(yīng)用場景中，APS有望成為一種更具性價比的解決方案，與光刻技術(shù)形成長期共存的格局。

*免責(zé)聲明：本文由作者原創(chuàng)。文章內(nèi)容系作者個人觀點(diǎn)，半導(dǎo)體行業(yè)觀察轉(zhuǎn)載僅為了傳達(dá)一種不同的觀點(diǎn)，不代表半導(dǎo)體行業(yè)觀察對該觀點(diǎn)贊同或支持，如果有任何異議，歡迎聯(lián)系半導(dǎo)體行業(yè)觀察。

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