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近年來，生成式人工智能的進步和廣泛應(yīng)用，使人們重新認識到半導體存儲器，特別是DRAM 的重要性。此外，旨在通過垂直堆疊DRAM芯片或存儲單元來提高容量和速度的3D DRAM技術(shù)正在快速發(fā)展。

博主Damnang2日前在一個分享中更是透露，最近，他參加了SK海力士美洲法人社長舉辦的技術(shù)研討會，在那里聽到的一句話讓他印象深刻的話：“如果但是看3D DRAM，中國已經(jīng)領(lǐng)先于SK海力士?！?/p>

看到這句話，筆者一方面體會到海外巨頭的棒殺。另一方面，這或多或少體現(xiàn)了國內(nèi)企業(yè)和研究機構(gòu)這些年在3D DRAM的研究終于被看到了。

眾所周知，傳統(tǒng)DRAM主要通過縮小二維（2D）硅晶片上的電路圖案尺寸來提高存儲容量。然而，隨著縮小尺寸的有效性接近物理極限，為了獲得更大的容量（更高的密度）和更快的速度，必須在高度方向上堆疊多層結(jié)構(gòu)。3D DRAM應(yīng)運而生并投入實際應(yīng)用，以滿足這些需求。

為此，在這篇文章中，我們打算給大家深度科普一下3D DRAM。

人工智能時代，存儲空前重要

3D DRAM的加速發(fā)展是由應(yīng)用領(lǐng)域?qū)Ω笕萘亢透焖俣菵RAM日益增長的需求所驅(qū)動的。

眾所周知，為了使生成式人工智能更加智能，并滿足日益增長的人工智能用戶需求， GPU和各種人工智能加速器等處理器需要不斷提升性能。在股市上，全球最大的GPU制造商英偉達( NVIDIA )的股價也隨著人工智能應(yīng)用的擴展而飆升。然而，對于人工智能的演進和普及而言，比處理器更重要的是DRAM容量和速度的提升。這是因為最新的人工智能模型規(guī)模要大得多，因此必須能夠可靠地提供與GPU和其他處理器在訓練和推理過程中處理速度相匹配的數(shù)據(jù)量。在人工智能系統(tǒng)中，DRAM的規(guī)格質(zhì)量對整個系統(tǒng)的性能和功耗都產(chǎn)生了更大的影響。此外，人工智能系統(tǒng)中高隨機內(nèi)存訪問的頻率遠高于科學技術(shù)計算（后者是高負載計算處理的典型例子）。因此，計算性能往往取決于DRAM的帶寬。

然而，目前的DRAM僅依賴于基于小型化的二維（平面）密度提升，這使得容量和速度的進一步提升變得困難。

DRAM單元的結(jié)構(gòu)限制是其面臨的一大挑戰(zhàn)。DRAM單元通常采用1T1C結(jié)構(gòu)，由一個控制數(shù)據(jù)訪問的晶體管和一個以電荷形式存儲數(shù)據(jù)的電容器組成。因此，除非晶體管和電容器都小型化，否則單元的小型化是不可能的。然而，電容器必須能夠存儲一定量的電荷才能存儲數(shù)據(jù)，這使得小型化變得困難。雖然3D電容器結(jié)構(gòu)（例如溝槽和堆疊結(jié)構(gòu)）技術(shù)已經(jīng)開發(fā)并投入實際應(yīng)用，但利用這些方法提高電容值也變得越來越困難。

此外，隨著晶體管小型化，漏電流增大，導致刷新功耗（維持電荷所需的周期性更新操作）和數(shù)據(jù)保持過程中產(chǎn)生的熱量增加。另外，隨著小型化程度的提高，制造工藝變得更加復雜精密，制造成本也隨之增加。DRAM的發(fā)展需要降低每比特成本，因此，引入無法降低成本的方法將變得毫無意義。

于是，向3D DRAM轉(zhuǎn)型，已經(jīng)成為了大勢所趨。正如Lam Research在此前的一篇報道中所說，半導體存儲器行業(yè)以前也經(jīng)歷過這種情況。

十多年前，NAND閃存遇到了瓶頸。平面縮放——即縮小平面上的存儲單元尺寸——已經(jīng)無法滿足物理定律。存儲單元尺寸越來越小，開始相互干擾，數(shù)據(jù)保持能力下降，良率也隨之降低。業(yè)界的應(yīng)對之策是轉(zhuǎn)向垂直方向，將存儲單元堆疊成3D結(jié)構(gòu)，以犧牲橫向密度為代價換取縱向容量。這種方法奏效了，但轉(zhuǎn)型過程遠比大多數(shù)非晶圓廠從業(yè)人員預想的要艱難得多。

如今，DRAM 也正面臨類似的轉(zhuǎn)折點。人工智能工作負載已將內(nèi)存帶寬推向關(guān)鍵的系統(tǒng)瓶頸，DRAM 制造商正將平面技術(shù)推進到第六代 10 納米級芯片。DRAM 制造商正在探索面向 10 納米以下時代的新型 4F2 架構(gòu)，但單元電容和晶體管面積的減小將使 DRAM 接近器件物理極限，這也要求 DRAM向垂直方向發(fā)展。

3D DRAM，有兩種定義

雖然3D DRAM被討論很多，但如大家所見，3D DRAM既有狹義定義，也有廣義定義。截至2026年初，新聞報道和文獻中經(jīng)常同時使用這兩種定義，卻不明確指出指的是哪一種，這造成了相當大的混亂。讀者在解讀文檔時需要清楚地了解作者所使用的含義。因此，我們首先來澄清一下這兩種定義。

狹義上的3D DRAM指的是一種DRAM ，其中用于存儲數(shù)據(jù)的存儲單元通過前端工藝垂直堆疊在單個硅芯片（單片芯片）上。為避免誤解，這種3D DRAM有時也被稱為單片3D DRAM 、垂直DRAM或真正的3D DRAM 。在本文中，我們將狹義上的3D DRAM稱為單片3D DRAM 。

在用于臨時數(shù)據(jù)存儲的DRAM出現(xiàn)之前，采用單片單元堆疊結(jié)構(gòu)的3D NAND閃存（即NAND閃存）已作為數(shù)據(jù)記錄存儲器投入實際應(yīng)用。這是因為NAND閃存的單元結(jié)構(gòu)相對簡單，使得單元的3D堆疊相對容易（與DRAM相比，實際技術(shù)難度較高）。相比之下，單片3D DRAM的技術(shù)難度極高，尚未投入實際應(yīng)用。三星電子（韓國）正積極推進單片3D DRAM技術(shù)的研發(fā)，計劃于2025年實現(xiàn)，并在2020年代末期推向市場。SK海力士（韓國）也在加速推進垂直結(jié)構(gòu)的基礎(chǔ)研究，目標是在2030年前后實現(xiàn)商業(yè)化。

此外，目前專注于NAND閃存的制造商鎧俠（ Kioxia ）在一次學術(shù)會議上發(fā)布了新的單片3D DRAM技術(shù)，引起了廣泛關(guān)注。最初，3D NAND技術(shù)是由鎧俠的前身東芝公司開發(fā)的，該公司在3D單元堆疊方面積累了豐富的技術(shù)。預計該公司將在2030年代進軍DRAM業(yè)務(wù)。

廣義而言， “DRAM”一詞不僅包括單片3D DRAM ，還包括一種名為“ HBM（高帶寬內(nèi)存）”的DRAM ，它由多個垂直堆疊的DRAM芯片組成。HBM已投入實際應(yīng)用，與NVIDIA 的GPU集成在同一電路板上，并因人工智能數(shù)據(jù)中心需求激增導致的內(nèi)存短缺而廣為人知。三大DRAM制造商——三星、SK海力士和美光科技（美國） ——正在將其商業(yè)化。符合“ HBM4 ”接口標準的產(chǎn)品現(xiàn)已上市，該標準集成了多達16層芯片，每個芯片的帶寬高達2 TB/s （太字節(jié)/秒）。

HBM是一種DRAM ，其存儲單元以二維方式集成在同一芯片上。芯片在前端工藝中完成制造，然后在后端工藝中以三維方式堆疊，芯片之間通過稱為TSV （硅通孔）的布線技術(shù)連接。由于它不像單片3D DRAM那樣需要對前端工藝進行根本性改變，因此能夠更早地投入實際應(yīng)用。又因為它是一種采用已投入實際應(yīng)用的三維結(jié)構(gòu)的DRAM ，所以通常被稱為3D DRAM。HBM型DRAM有時也被明確區(qū)分，稱為3D堆疊DRAM或3D封裝DRAM 。以下我們將統(tǒng)一稱其為3D堆疊DRAM 。

專家認為，這兩種3D DRAM技術(shù)不太可能完全取代彼此；相反，它們將根據(jù)所需的性能指標是“帶寬”還是“容量密度”而被有選擇地使用

單片3D DRAM旨在大幅提升“容量密度”并降低“每比特成本” 。正如3D NAND相比2D NAND顯著提高了存儲密度一樣，它將使單片晶圓的存儲容量提高數(shù)倍甚至數(shù)十倍。雖然初期投資較高，但一旦實現(xiàn)量產(chǎn)，就可以通過增加層數(shù)來有效降低每比特成本，這與3D NAND類似。

此外，通過縮短用于讀寫數(shù)據(jù)的位線和字線，可以改善單元訪問延遲時間。由線路引起的寄生電容和電阻（RC延遲）可以降至最低，預計內(nèi)存訪問期間的能耗也能降低。另外，通過使用IGZO等新型材料，可以將刷新間隔延長至幾秒甚至幾分鐘，從而顯著降低待機功耗。

這些特性使得單片式3D DRAM適用于未來的“邊緣AI ”和“主流計算” 。具體而言，這包括智能手機中的設(shè)備端AI 、自動駕駛汽車中的實時推理引擎以及筆記本電腦中的高能效、高容量內(nèi)存。尤其值得一提的是，采用IGZO技術(shù)的低漏電3D DRAM有望成為移動設(shè)備中替代傳統(tǒng)DRAM的有力候選方案，尤其是在電池續(xù)航時間至關(guān)重要的移動設(shè)備中。

另一方面，類似HBM這樣的3D堆疊式DRAM的最大優(yōu)勢在于其壓倒性的“帶寬”。在HBM4代產(chǎn)品中，接口位已擴展至2048位，單堆疊帶寬超過2TB / s 。這足以滿足擁有數(shù)千個計算核心的GPU持續(xù)數(shù)據(jù)供應(yīng)的需求。HBM采用“寬而慢”的策略（降低時鐘頻率并提高并行度） ，在實現(xiàn)海量數(shù)據(jù)吞吐量的同時提升了能效。通常，DRAM的訪問速度取決于單元訪問延遲時間、數(shù)據(jù)傳輸速率（引腳速度）和總帶寬。其中，只有總帶寬可以通過3D堆疊式DRAM得到提升。由于它本質(zhì)上是堆疊2D DRAM芯片，因此單元訪問延遲時間幾乎保持不變。

此外，多層DRAM芯片堆疊形成TSV ，并采用昂貴的中介層和先進的封裝技術(shù)。因此，制造成本極高，但當前人工智能的蓬勃發(fā)展使其平均售價（ASP）也居高不下。然而，在將其集成到通用PC和智能手機之前，仍有諸多重大障礙需要克服。

這些特性使得3D堆疊式DRAM非常適合高性能計算 (HPC) ，例如數(shù)據(jù)中心的AI訓練、科學計算和高端圖形，這些應(yīng)用都需要最高的性能。

關(guān)于HBM已經(jīng)討論了很多，我們接下來談一下單片式3D DRAM。

單片式3D DRAM內(nèi)部結(jié)構(gòu)

接下來，我們將介紹單片式3D DRAM和3D堆疊式DRAM ( HBM )在內(nèi)部結(jié)構(gòu)和制造技術(shù)上的差異。

首先是單片式3D DRAM 。在這種類型的3D DRAM中，存儲單元本身垂直構(gòu)建在單個硅晶圓上。多層結(jié)構(gòu)在晶圓加工階段完成，芯片切割出來時已經(jīng)集成了數(shù)層到數(shù)十層存儲層。在傳統(tǒng)的2D DRAM中，一個存儲單元由1T1C組成，排列在一個平面上；而在單元堆疊式3D DRAM中，這些單元是垂直堆疊的。

左圖：（a）具有垂直位線的結(jié)構(gòu)；（b）垂直字線的實現(xiàn)方法。條狀部分為電容器。右圖：（a）溝道附近的結(jié)構(gòu)；（b）垂直字線中的階梯狀水平位線；（c）垂直位線結(jié)構(gòu)中溝道和字線的堆疊結(jié)構(gòu)。

實現(xiàn)這一目標的核心技術(shù)是“垂直溝道晶體管（VCT：vertical channel transistor）”結(jié)構(gòu)。傳統(tǒng)晶體管的溝道呈水平方向，而VCT則將溝道垂直排列，并采用“環(huán)柵（GAA）”結(jié)構(gòu)，即柵極環(huán)繞溝道。這項技術(shù)由日本Rapidus公司開發(fā)，目前已應(yīng)用于2nm及以下制程的邏輯芯片中，并開始投入實際應(yīng)用。該技術(shù)顯著減小了芯片占用面積（單元尺寸） ，同時抑制了漏電流，從而實現(xiàn)了超高密度。

此外，對于堆疊式單元設(shè)計，除了垂直形成電容器的方法外，引入“ 2T0C（2個晶體管，0個電容器）”結(jié)構(gòu)也被認為是一種很有前景的方法，這種結(jié)構(gòu)無需使用電容器本身。它采用氧化銦鎵鋅（IGZO ）這種氧化物半導體，通過將電荷存儲在晶體管溝道中，從而無需使用難以制造的高縱橫比電容器。IGZO是一項日本發(fā)明的技術(shù)，也應(yīng)用于控制液晶面板運行的薄膜晶體管（TFT）中。

具體而言，在3D堆疊式DRAM中，多個芯片堆疊在一起，每一層DRAM芯片都被減薄到極薄的程度，信號通過數(shù)千個穿透芯片的TSV（硅通孔）傳輸?shù)缴舷聝蓪有酒ā＿@使得總線寬度可以達到1024位甚至更高?？紤]到傳統(tǒng)的通用內(nèi)存（例如DDR5）以幾十位為單位輸出數(shù)據(jù)，其并行處理能力是壓倒性的。此外，在與GPU和其他設(shè)備結(jié)合使用的HBM中，采用了2.5D安裝配置，其中DRAM通過稱為硅中介層的中間基板放置在靠近處理器芯片的位置。

在堆疊式內(nèi)存芯片的最底層是一個稱為“基本邏輯芯片”的邏輯芯片。該邏輯芯片控制著上面堆疊的多個DRAM芯片與外部處理器之間的接口，并在信號放大和糾錯方面發(fā)揮作用。

目前市售的基于HBM的DRAM芯片層數(shù)通常為4層（4-Hi）或更多，其中8層（8-Hi）和12層（12-Hi）產(chǎn)品為主流。預計16層（16 -Hi）產(chǎn)品的商業(yè)化將在2026年加速推進。16 -Hi指的是16個DRAM芯片堆疊在一起，底層邏輯芯片不計入層數(shù)。

要實現(xiàn)上述產(chǎn)品，存儲芯片采用以下技術(shù)進行堆疊：

1. TSV （全穩(wěn)定通孔）形成技術(shù)。為了制造垂直穿透芯片的深而窄的孔，需要先進的等離子蝕刻技術(shù)，類似于博世工藝（一種通過反復蝕刻和形成保護膜來制造深而形狀良好的孔的技術(shù)）。

2.熱壓鍵合( TCB )技術(shù)。該技術(shù)需要在施加熱量和壓力的同時熔化微凸點（焊料）進行連接。精確的對準和溫度控制是該工藝的關(guān)鍵。然而，當層數(shù)超過 16 層時，焊點的累積高度將超過封裝高度限制，這使得盡可能薄地制造焊點層成為一項挑戰(zhàn)。

3. MR-MUF （整體回流注塑成型底部填充）技術(shù)。該技術(shù)是在芯片堆疊完成后，一步完成液態(tài)封裝材料的注入和固化。SK海力士在該技術(shù)領(lǐng)域?qū)嵙π酆?。雖然該技術(shù)具有高導熱性和優(yōu)異的制造效率，但隨著層數(shù)的增加，均勻注入的技術(shù)難度也隨之增加，成為一項挑戰(zhàn)。

4.混合鍵合（Cu-Cu）技術(shù)。這是未來產(chǎn)品（例如HBM5及更高版本）中預期的終極鍵合技術(shù)。它無需焊球即可將銅線表面直接鍵合在一起。通過消除連接處的焊球，堆疊高度得以最小化，I /O密度可提高10倍以上。該工藝需要使用CMP （化學機械拋光）設(shè)備對晶圓表面進行原子級平整化處理，以及能夠達到最高潔凈度的清洗設(shè)備。

與NAND相比，3D DRAM更難

為了實現(xiàn)單片式3D DRAM ，必須在前端工藝（晶圓工藝）中引入新技術(shù)。雖然可以借鑒3D NAND的經(jīng)驗，但還需要獨特的技術(shù)來實現(xiàn)DRAM特有的高速運行和數(shù)據(jù)保持特性。具體而言，單元堆疊采用以下技術(shù)。

1.高縱橫比刻蝕。形成穿透數(shù)十層存儲單元的微孔需要具有極高選擇性和方向性的刻蝕技術(shù)。等離子刻蝕設(shè)備用于精確制造縱橫比超過100 : 1的超細孔。

2.利用原子層沉積（ALD）技術(shù)形成薄膜。需要在垂直鉆孔的內(nèi)壁上精確形成厚度為一個原子層的均勻絕緣薄膜或溝道材料。特別是，先進的ALD技術(shù)對于均勻堆疊多元素氧化物（例如IGZO）至關(guān)重要。

3.離子切割和晶圓鍵合。作為實現(xiàn)單元堆疊的另一種方法，一種技術(shù)被提出，該技術(shù)通過注入氫離子將一層薄的單晶硅從晶圓上剝離，然后將其轉(zhuǎn)移到另一片晶圓上并進行鍵合。這使得可以使用高質(zhì)量的單晶硅而不是多晶硅來形成多層晶體管層。

4.新材料的引入。采用新材料，例如用IGZO溝道代替?zhèn)鹘y(tǒng)的硅，采用新型高k材料提高電容器的介電常數(shù)，以及采用鈷（Co）和釕（Ru）降低布線電阻，預計將對實現(xiàn)3D DRAM至關(guān)重要。

Lam Reserch則以3D NAND為例講述了3D DRAM的復雜性。

在NAND閃存中采用垂直結(jié)構(gòu)意味著需要以極高的精度蝕刻穿過數(shù)十層交替材料層的通道。我們必須以前所未有的高縱橫比填充這些通道及其間的空隙，且不能出現(xiàn)任何空隙或接縫。這是業(yè)界在大規(guī)模生產(chǎn)中從未嘗試過的。此外，我們還必須找到在傳統(tǒng)化學氣相沉積技術(shù)無法觸及的結(jié)構(gòu)深處沉積均勻薄膜的方法。每增加一層，復雜性都會成倍增加。

DRAM 向 3D 化轉(zhuǎn)型之路與 NAND 閃存的轉(zhuǎn)型歷程有著明顯的相似之處。驅(qū)動這一轉(zhuǎn)變的物理原理相同——平面縮放最終會達到極限，而垂直堆疊可以突破這一極限。制造工藝方面的影響也類似：更高的結(jié)構(gòu)意味著更高的縱橫比，這就需要更精確的刻蝕、更均勻的沉積以及每片晶圓上更多的工藝步驟（我們稱之為沉積和刻蝕強度）。

Lam Reserch在報道進一步指出，人工智能正在不斷提高DRAM的性能、帶寬和能效要求，這不僅增加了執(zhí)行錯誤的成本，也提升了成熟工藝領(lǐng)先優(yōu)勢的價值?，F(xiàn)代人工智能加速器能夠執(zhí)行海量的并行計算，但只有當數(shù)據(jù)到達速度足夠快，能夠持續(xù)為其提供數(shù)據(jù)時，它們才能滿負荷運行。DRAM作為工作內(nèi)存，負責提供數(shù)據(jù)，隨著模型規(guī)模的擴大和推理工作負載的擴展，對帶寬、容量和能效的需求已經(jīng)超過了當前架構(gòu)的承載能力。這就是所謂的“內(nèi)存墻”，它已成為制約人工智能系統(tǒng)性能的關(guān)鍵瓶頸。

這種壓力正推動DRAM架構(gòu)的演進。高帶寬內(nèi)存解決方案已經(jīng)開始采用硅通孔技術(shù)堆疊DRAM芯片，預計到2028年將達到16層。在器件方面，更緊湊的單元布局以及最終向3D技術(shù)的過渡，將需要與NAND閃存轉(zhuǎn)型時期相同的高縱橫比蝕刻、精密沉積和先進圖案化技術(shù)。

這就是類比失效的地方，而理解這一點對于材料和工具設(shè)計方面的關(guān)鍵決策至關(guān)重要。

NAND 是一種存儲“熱數(shù)據(jù)”和“冷數(shù)據(jù)”的存儲技術(shù)。當業(yè)界轉(zhuǎn)向 3D NAND 時，主要的工程挑戰(zhàn)在于結(jié)構(gòu)和材料方面——蝕刻深度要足夠，填充要足夠均勻，堆疊要足夠可靠。速度，即納秒級的訪問時間，并非主要限制因素。

DRAM是工作內(nèi)存，它不斷寫入數(shù)據(jù)，為超高速CPU和GPU提供“熱數(shù)據(jù)”。DRAM需要幾乎無限（10^16）次的讀寫循環(huán)，而NAND閃存的讀寫循環(huán)次數(shù)只有幾千次。每一次讀寫操作的時間尺度都直接影響系統(tǒng)性能。當DRAM采用垂直堆疊結(jié)構(gòu)時，工程師不能僅僅優(yōu)化密度和良率。他們必須在保持信號完整性、最大限度降低延遲、控制堆疊層間的電阻的同時，還要達到垂直堆疊架構(gòu)所需的結(jié)構(gòu)精度。

這意味著堆疊結(jié)構(gòu)的每一層都需要更嚴格的電氣規(guī)格。由于信號必須穿過更多材料而不發(fā)生衰減，因此字線電阻變得更加關(guān)鍵。即使周圍幾何結(jié)構(gòu)發(fā)生根本性變化，每個單元中存儲電荷的電容器也需要保持其性能特性。

還有更復雜的情況。與NAND閃存不同，NAND閃存在平面工藝發(fā)展停滯后，業(yè)界基本轉(zhuǎn)向了3D工藝，而DRAM制造商卻在積極推進平面工藝的發(fā)展，其步伐甚至超過了許多人的預期。從6F2到4F2的轉(zhuǎn)變顯著提高了蝕刻、沉積和圖形化的強度，同時延長了平面DRAM的使用壽命。這些工藝節(jié)點并非等待3D工藝的到來；它們正是Lam公司目前已經(jīng)開始從中獲利的領(lǐng)域。隨著DRAM最終向垂直方向發(fā)展，4F2工藝的優(yōu)勢將進一步增強。這種雙重性——既要支持當今最先進的平面工藝節(jié)點，又要支持未來的3D架構(gòu)——是我們NAND轉(zhuǎn)型時期無需面對的戰(zhàn)略和工程挑戰(zhàn)。

推向商用，需要克服幾大難題

為了進一步擴大這兩種類型的3D DRAM的使用，需要解決幾個重大挑戰(zhàn)。

首先，我們來考慮散熱管理。芯片或單元堆疊密度的提高意味著散熱空間越來越小。尤其是在HBM直接堆疊在GPU上的結(jié)構(gòu)中，GPU運行過程中產(chǎn)生的熱量可能會降低DRAM的保持特性，或者由于熱膨脹導致結(jié)失效。因此，使用導熱系數(shù)更高的封裝材料以及設(shè)計垂直散熱路徑就顯得至關(guān)重要。

接下來是測試和良率的難題。對于傳統(tǒng)的DRAM ，封裝前很容易測試和修復（切換到冗余電路）缺陷單元。然而，對于采用混合鍵合技術(shù)的單元堆疊式3D DRAM和芯片堆疊式DRAM ，一旦層堆疊完成，訪問和修復中間層就變得極其困難。這就需要進一步提高“已知良品芯片（KGD） ”選擇的準確性，從而增加了制造成本。

接下來是標準化和生態(tài)系統(tǒng)建設(shè)。目前，HBM主要依賴于NVIDIA 、SK海力士和臺積電（臺灣）等幾家巨頭公司的緊密合作。然而，要讓3D DRAM普及到普通PC和智能手機，就需要JEDEC等組織制定開放的標準化方案，并建立一個允許各種設(shè)備和材料制造商參與的生態(tài)系統(tǒng)。特別是對于單元堆疊式3D DRAM ，主流技術(shù)和芯片結(jié)構(gòu)尚未確立，行業(yè)標準的爭奪預計還將持續(xù)。

DRAM的3D轉(zhuǎn)型并非僅僅是技術(shù)上的“附加功能” ，而是對DRAM架構(gòu)的根本性重新定義。到2030年，哪些技術(shù)將成為主流？哪些公司將引領(lǐng)行業(yè)發(fā)展？觀察這些趨勢將有助于我們洞悉人工智能時代商業(yè)生態(tài)系統(tǒng)的未來。

*免責聲明：本文由作者原創(chuàng)。文章內(nèi)容系作者個人觀點，半導體行業(yè)觀察轉(zhuǎn)載僅為了傳達一種不同的觀點，不代表半導體行業(yè)觀察對該觀點贊同或支持，如果有任何異議，歡迎聯(lián)系半導體行業(yè)觀察。

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