2026年2月14日，情人節(jié)。黃仁勛、SK集團(tuán)董事長(zhǎng)崔泰源以及來自英偉達(dá)和SK海力士的約30名工程師在圣克拉拉一家名為99 Chicken的韓國(guó)炸雞店享用炸雞和啤酒。晚餐后，《韓國(guó)經(jīng)濟(jì)日?qǐng)?bào)》的一名記者在店外攔住了黃仁勛，請(qǐng)求進(jìn)行簡(jiǎn)短采訪。他回答說：“有什么問題盡管問。”

　　以下是他說的話：

　　“下個(gè)月在GTC大會(huì)上，我們將發(fā)布一些足以震驚世界的芯片。我們已經(jīng)準(zhǔn)備了多款前所未見的芯片?！?/p>

　　“每項(xiàng)技術(shù)都會(huì)遇到極限，沒有什么是輕而易舉的。但有了像這樣的團(tuán)隊(duì)（NVIDIA 和 SK 海力士的內(nèi)存工程師攜手合作），就沒有什么是不可能的?！?/p>

　　有三件事讓我印象深刻。

　　“多款芯片”。并非只發(fā)布一款GPU，而是同時(shí)推出多款產(chǎn)品。

　　“每項(xiàng)技術(shù)都在逼近極限。”這并非謙虛，而是對(duì)三大物理瓶頸的診斷：硅芯片尺寸縮小、電信號(hào)傳輸和內(nèi)存帶寬。

　　時(shí)機(jī)選在與SK海力士工程師共進(jìn)晚餐之后。這強(qiáng)烈表明，存儲(chǔ)器邏輯集成對(duì)于未來的發(fā)展至關(guān)重要。

　　GTC 2026 將于 3 月 16 日至 19 日在圣何塞舉行。在本文中，我將根據(jù)公開信息、學(xué)術(shù)論文和供應(yīng)鏈數(shù)據(jù)，闡述三種技術(shù)上最可信的情景以及一種長(zhǎng)期情景。

　　免責(zé)聲明：本文內(nèi)容為基于公開數(shù)據(jù)、學(xué)術(shù)論文和行業(yè)報(bào)告的技術(shù)分析，并非投資建議。GTC 2026 的實(shí)際公告可能與本文分析有所不同，所有情景均基于作者的推測(cè)。產(chǎn)品規(guī)格、時(shí)間表和性能數(shù)據(jù)以制造商的官方公告為準(zhǔn)。

　　首先，背景：人工智能芯片面臨的三重障礙

　　第一道墻：內(nèi)存帶寬差距

　　特拉華大學(xué)研究團(tuán)隊(duì)于2025年12月發(fā)表的一篇微基準(zhǔn)測(cè)試論文顯示，B200的張量核心在FP16/FP8下的吞吐量比H200高出1.57到1.59倍。在FP4下，推理吞吐量更是提升至2.5倍。計(jì)算引擎本身也在逐代顯著提升速度。

　　問題出在內(nèi)存上。從 H100（HBM3，約 3.35 TB/s）到 B200（HBM3e，約 8 TB/s），再到 R200（HBM4，約 20.5 TB/s），GPU 的計(jì)算能力每代提升 3 到 5 倍，而內(nèi)存帶寬僅增長(zhǎng) 2 到 3 倍。無論 GPU 的速度有多快，如果無法及時(shí)提供足夠的數(shù)據(jù)，它就會(huì)閑置。正如我在之前的幾篇文章中討論過的，這就是我們所說的“內(nèi)存墻”。

　　第二道墻：互連電源

　　Jensen本人在2025年GTC大會(huì)的主題演講中也提到了這個(gè)數(shù)字。在一個(gè)假想的百萬(wàn)GPU集群中，僅可插拔收發(fā)器就會(huì)消耗數(shù)百兆瓦的功率。一個(gè)1.6Tbps的可插拔收發(fā)器大約消耗30瓦，而DSP（數(shù)字信號(hào)處理）就占了其中一半以上?；ミB功耗正在蠶食計(jì)算能力。

　　在每個(gè)通道 200 Gbps 的傳輸速率下，即使 PCB 板上 14 到 16 英寸的走線距離也會(huì)造成大約 22 dB 的信號(hào)損耗。為了補(bǔ)償這種損耗，DSP 需要消耗額外的功耗。銅的物理限制正成為人工智能數(shù)據(jù)中心擴(kuò)展的真正瓶頸。

　　第三道墻：LLM推理的結(jié)構(gòu)性低效性

　　微軟研究院和華盛頓大學(xué)（Splitwise）在 2023 年發(fā)表的一篇論文中闡明了一個(gè)基本事實(shí)：LLM 推理分為兩個(gè)階段：預(yù)填充（快速處理，計(jì)算密集型）和解碼（生成標(biāo)記，內(nèi)存帶寬密集型），這兩個(gè)階段對(duì)硬件的要求截然不同。如果在同一 GPU 上運(yùn)行這兩個(gè)階段，則其中一個(gè)階段會(huì)不斷干擾另一個(gè)階段。

　　Splitwise 的研究表明，在相同的功耗和成本預(yù)算下，將兩個(gè)階段分開可以提高 2.35 倍的吞吐量。這一理念后來成為 NVIDIA Dynamo（GTC 2025）、vLLM、SGLang 和其他主要推理框架的默認(rèn)設(shè)計(jì)，并最終發(fā)展成為專用硬件：Rubin CPX。

　　在本文中，我將以這三個(gè)限制條件為基礎(chǔ)，預(yù)測(cè)Jensen在 GTC 2026 上所說的“將震撼世界的芯片”是什么意思。

　　方案一：Rubin Ultra路線圖成為現(xiàn)實(shí)

　　Rubin Ultra目前已列入NVIDIA 2027年下半年的產(chǎn)品路線圖。它將四個(gè)GPU計(jì)算芯片集成在一個(gè)封裝內(nèi)，配備16個(gè)HBM4E顯存堆棧（1TB），在NVFP4模式下性能可達(dá)100 PFLOPS，功耗為3600W。GTC 2026可能會(huì)帶來關(guān)于產(chǎn)品量產(chǎn)時(shí)間表和系統(tǒng)配置的具體更新信息。

　　技術(shù)核心：

　　Rubin R200 是 NVIDIA 的首款芯片級(jí) GPU。它采用 CoWoS-L 中介層，集成了兩個(gè)臺(tái)積電 N3P 計(jì)算芯片和一個(gè) I/O 芯片。Rubin Ultra 的配置則翻倍：四個(gè)光刻膠尺寸的計(jì)算芯片、兩個(gè) I/O 芯片以及十六個(gè) HBM4E 顯存堆疊。

　　最大的挑戰(zhàn)在于其巨大的尺寸。據(jù)SemiAnalysis分析，這種封裝很可能采用兩個(gè)在基板層連接的中介層，而不是一個(gè)跨越八個(gè)光刻掩模的單個(gè)中介層。中間的I/O芯片負(fù)責(zé)基板層兩部分之間的通信。這意味著需要使用尺寸過大的ABF基板，超過了目前JEDEC封裝規(guī)范規(guī)定的120mm × 120mm。

　　Rubin Ultra NVL576 機(jī)架（代號(hào)“Kyber”）由 144 個(gè)這樣的封裝組成，總共 576 個(gè)計(jì)算芯片，可提供 15 ExaFLOPS 的 FP4 運(yùn)算能力，并配備 2,304 個(gè) HBM 內(nèi)存堆棧。這相當(dāng)于 GB300 NVL72 性能的 14 倍。

　　它為何可能在2026年GTC大會(huì)上亮相:

　　內(nèi)存供應(yīng)時(shí)間表是關(guān)鍵因素。在2026年國(guó)際消費(fèi)電子展（CES）上，SK海力士發(fā)布了全球首款48GB 16層堆疊的HBM4實(shí)體內(nèi)存。此前，36GB的12層堆疊HBM4內(nèi)存已展現(xiàn)出11.7Gbps的傳輸速度，并于2025年下半年投入量產(chǎn)。三星也在為Rubin處理器進(jìn)行HBM4測(cè)試。在JEDEC于2025年4月最終確定HBM4的官方規(guī)范（2048位接口，單堆棧最高2TB/s，最高16層堆疊）后，整個(gè)行業(yè)的研發(fā)進(jìn)程將顯著加快。

　　GTC 2026 可能會(huì)公布 Rubin Ultra 的具體生產(chǎn)日期以及 Kyber 機(jī)架的建筑細(xì)節(jié)。不過，我個(gè)人認(rèn)為，這可能還不足以成為 Jensen 之前預(yù)告的“震驚世界”的時(shí)刻。

　　方案二：全硅光子堆棧

　　在2025年GTC大會(huì)上，NVIDIA發(fā)布了兩款基于硅光子技術(shù)的網(wǎng)絡(luò)交換機(jī)：

　　Quantum-X （InfiniBand）：預(yù)計(jì)2025年下半年發(fā)貨。144個(gè)端口 × 800 Gbps = 115 Tb/s

　　Spectrum-X （以太網(wǎng)）：預(yù)計(jì)2026年下半年發(fā)貨。端口數(shù)量從128個(gè)到512個(gè)不等，最高傳輸速度可達(dá)400 Tb/s。

　　2026 年 3 月的 GTC 大會(huì)恰好在 Quantum-X 正式商用部署之前舉行。這不僅僅是一次確認(rèn)發(fā)貨的機(jī)會(huì)，它還可能包括 Rubin Ultra 時(shí)代的 NVLink 光互連路線圖。

　　技術(shù)核心：

　　NVIDIA 的 CPO（共封裝光學(xué)器件）中的關(guān)鍵器件是微環(huán)調(diào)制器（MRM）。它可以直接在硅光子芯片上處理每個(gè)波長(zhǎng) 200 Gbps 的 PAM4 調(diào)制，其尺寸比傳統(tǒng)的馬赫-曾德爾調(diào)制器小得多。

　　這是采用臺(tái)積電的 COUPE（緊湊型通用光子引擎）工藝制造的，該工藝將電子電路（CMOS）和光子電路（PIC）集成在 3D 堆疊中，彼此之間的距離僅為幾微米。

　　Quantum-X 開關(guān)系統(tǒng) (Q3450-LD) 的組成如下：

　　Quantum-X800 開關(guān) ASIC 采用臺(tái)積電 4N 工藝，1070 億個(gè)晶體管

　　集成在開關(guān)專用集成電路 (ASIC) 中的可拆卸光學(xué)子組件 (OSA)，共 18 個(gè)硅光子引擎。

　　144 個(gè)端口，每個(gè)端口速率為 800 Gbps，總帶寬為 115 Tb/s

　　14.4 TFLOPS 網(wǎng)絡(luò)內(nèi)計(jì)算（夏普第四代）

　　與可插拔設(shè)備相比，能效提高 3.5 倍，網(wǎng)絡(luò)彈性提高 10 倍。

　　根據(jù) NVIDIA 的技術(shù)博客，這項(xiàng)技術(shù)是自 2016 年以來與臺(tái)積電合作近十年，并擁有數(shù)百項(xiàng)專利支持的。

　　目前，NVLink 協(xié)議主要依靠銅纜傳輸。在單個(gè)機(jī)架（例如 Rubin Ultra NVL576）內(nèi)連接 144 個(gè)封裝的服務(wù)器，銅纜是完全可行的。但對(duì)于 NVIDIA 的下一代平臺(tái) Feynman（預(yù)計(jì) 2028 年發(fā)布），NVLink 需要跨越多個(gè)機(jī)架進(jìn)行傳輸。在這種距離下，銅纜的傳輸能力將面臨物理極限。

　　NVIDIA 已在 2025 年 GTC 大會(huì)上宣布了交換機(jī)級(jí)別的 CPO（光纖產(chǎn)品）。2026 年 GTC 大會(huì)可能會(huì)公布下一步計(jì)劃：NVLink 光纖架構(gòu)的具體路線圖，這意味著 GPU 之間的互連將從銅纜過渡到光纖。如果實(shí)現(xiàn)，這將完善 AI 制造過程中所有互連層（而不僅僅是交換機(jī)）都采用光纖的方案。

　　方案三：Rubin CPX 系統(tǒng)演示

　　Rubin CPX 是一款僅用于推理的 GPU，于 2025 年 9 月的 AI 峰會(huì)上發(fā)布。雖然它沒有獲得太多媒體關(guān)注，但這款產(chǎn)品將軟件中經(jīng)過驗(yàn)證的理念（來自 Splitwise/DistServe 的預(yù)填充-解碼分解）應(yīng)用到了專用芯片上。

　　CPX規(guī)格和設(shè)計(jì)理念：

　　為什么選擇 GDDR7？在預(yù)填充階段，瓶頸在于計(jì)算能力，而非內(nèi)存帶寬。隨著序列長(zhǎng)度的增加，計(jì)算利用率不斷攀升，而內(nèi)存帶寬利用率卻會(huì)降至個(gè)位數(shù)。最終，你卻要為幾乎用不到的昂貴 HBM 帶寬買單。

　　CPX 正面解決了這種浪費(fèi)問題。用 GDDR7 替換 HBM 可將內(nèi)存成本降低約五分之一。用 CoWoS-S 替換 CoWoS-L 可簡(jiǎn)化封裝。正如 SemiAnalysis 所說，CPX 是“一種以最小成本實(shí)現(xiàn)最大浮點(diǎn)運(yùn)算性能的設(shè)計(jì)”。

　　關(guān)于這些數(shù)字的說明：NVIDIA 官方公布的 30 PFLOPS 數(shù)據(jù)使用的是啟用自適應(yīng)壓縮的 NVFP4。SemiAnalysis 估計(jì)其密集 FP4 計(jì)算能力約為 20 PFLOPS，大約是 R200 密集 FP4 計(jì)算能力（約 33 PFLOPS）的 60%。相比之下，消費(fèi)級(jí) GPU（例如 RTX 5090）的計(jì)算能力通常只有數(shù)據(jù)中心級(jí) GPU 的 20% 左右。這是一個(gè)顯著的提升。

　　Vera Rubin NVL144 CPX 機(jī)架

　　單個(gè)機(jī)架內(nèi)包含 72 個(gè) R200 GPU 封裝（144 個(gè)計(jì)算芯片）+ 144 個(gè) CPX GPU + 36 個(gè) Vera CPU

　　單機(jī)架：8 ExaFLOPS NVFP4，1.7 PB/s 帶寬

　　與 GB300 NVL72 相比，AI 推理性能提升 7.5 倍

　　英偉達(dá)官方宣稱：“每投資 1 億美元，即可獲得 50 億美元的代幣收入”。

　　2026 年 GTC 大會(huì)上可能會(huì)出現(xiàn)該機(jī)架及其在 CSP 客戶部署中的現(xiàn)場(chǎng)演示。

　　更宏觀的視角：推理問題無法僅靠一塊通用GPU解決

　　CPX 的出現(xiàn)本身就標(biāo)志著一種戰(zhàn)略轉(zhuǎn)變。NVIDIA 承認(rèn)，單一的通用 GPU 無法處理所有推理工作負(fù)載。

　　NVIDIA 與 Groq 于 2025 年 12 月達(dá)成的協(xié)議（200 億美元的授權(quán) + 人才收購(gòu)）也符合同樣的模式。Groq 的 LPU 是一種片上 SRAM 架構(gòu)，專門用于解碼（令牌生成）。它完全不使用 HBM。編譯器以完全確定性的方式調(diào)度數(shù)據(jù)流，從而實(shí)現(xiàn)超低延遲推理。正如 CPX 在預(yù)填充過程中移除 HBM 一樣，Groq 在解碼過程中也移除了 HBM。

　　目前還沒有集成產(chǎn)品。交易完成至今還不到三個(gè)月，而芯片級(jí)集成需要數(shù)年時(shí)間。但各個(gè)環(huán)節(jié)正在逐步到位。R200負(fù)責(zé)訓(xùn)練和通用推理。CPX擁有預(yù)填充功能。Groq的LPU擁有解碼功能。異構(gòu)架構(gòu)的輪廓正在逐漸清晰，其中每個(gè)推理階段都對(duì)應(yīng)著單個(gè)機(jī)架內(nèi)專用的芯片。

　　GTC 2026 是否會(huì)公布具體的 Groq 集成路線圖，目前還不得而知。但 Jensen 曾表示他準(zhǔn)備了“多款足以震撼世界的芯片”，因此很難排除價(jià)值 200 億美元的推理架構(gòu)是其中的一部分。

　　方案 4（長(zhǎng)期）：在 GPU 頂部堆疊內(nèi)存——3D IC

　　這并非關(guān)乎最終產(chǎn)品，但或許才是Jensen與SK海力士工程師共進(jìn)晚餐的真正原因。（這部分純屬個(gè)人猜測(cè)。）

　　當(dāng)前方案：2.5D，并排顯示

　　H100、B200 和 R200 都采用 2.5D CoWoS 封裝。GPU 芯片和 HBM 內(nèi)存堆疊并排位于硅中介層上。GPU 芯片位于中心，周圍環(huán)繞著六到八個(gè) HBM 內(nèi)存堆疊。這種封裝方式存在三個(gè)問題：

　　封裝尺寸。GPU和 HBM 位于同一平面，因此封裝尺寸較大。Rubin Ultra 封裝的尺寸更大。

　　中介層成本。封裝成本的很大一部分來自中介層本身。這就是為什么人們常說“封裝比芯片貴”。

　　物理距離。數(shù)據(jù)通過中間層從GPU傳輸?shù)紿BM需要幾毫米。

　　未來發(fā)展方向：3D IC，垂直堆疊

　　SK海力士副總裁李康旭（封裝開發(fā)負(fù)責(zé)人）于2025年4月在電子信息工程師學(xué)會(huì)年會(huì)上發(fā)表了演講：

　　“將DRAM芯片垂直堆疊在GPU上方可能會(huì)帶來顛覆性的變革。這將顯著降低數(shù)據(jù)傳輸延遲，并提高帶寬和能效?！?/p>

　　他將這種架構(gòu)稱為3D HBM，并表示SK海力士計(jì)劃從HBM5代（預(yù)計(jì)2028至2029年）開始引入該架構(gòu)。KED Global報(bào)道稱，SK海力士正在與包括NVIDIA在內(nèi)的無晶圓廠公司就“將HBM直接置于處理器之上的集成設(shè)計(jì)”進(jìn)行洽談。在此背景下，SK海力士積極招聘邏輯半導(dǎo)體設(shè)計(jì)師（CPU、GPU）就顯得更加合理了。

　　如果這項(xiàng)技術(shù)得以實(shí)現(xiàn)，GPU芯片將成為基礎(chǔ)芯片。HBM DRAM層直接堆疊在其上，中間層將被移除。GPU內(nèi)存控制器到DRAM的距離將從幾毫米縮短到幾十微米。利用臺(tái)積電的SoIC-X混合鍵合技術(shù)，與目前的CoWoS相比，移動(dòng)單個(gè)比特的能耗將降低一到兩個(gè)數(shù)量級(jí)。這不僅僅是性能的提升，它將徹底改變?nèi)斯ぶ悄芟到y(tǒng)的能耗格局。

　　為什么這件事還沒發(fā)生

　　散熱方面，GPU功耗高達(dá)400至700瓦，并產(chǎn)生巨大的熱量。目前，散熱片直接安裝在GPU頂部以散發(fā)熱量。如果將DRAM放置在GPU頂部，熱量必須先經(jīng)過DRAM。DRAM結(jié)溫限制（85°C）遠(yuǎn)低于GPU熱點(diǎn)溫度（150°C以上）。背面供電、直接液冷和微通道冷卻都是潛在的解決方案，但目前尚無任何技術(shù)可以量產(chǎn)。

　　良率。所有組件在組裝完成后都會(huì)進(jìn)行測(cè)試。如果GPU良率為85%，八個(gè)HBM堆棧的良率為95%，則總良率為0.85 × 0.95^8 ≈ 56%。這意味著近一半的芯片是廢品。已知良品芯片（KGD）測(cè)試有所幫助，但這仍然是3D集成電路面臨的一項(xiàng)根本性經(jīng)濟(jì)障礙。

　　預(yù)計(jì)時(shí)間表

　　HBM4（2026）：采用臺(tái)積電N12/N5定制基板。仍為2.5D CoWoS。這是3D打印的“準(zhǔn)備階段”。

　　HBM4E（2026 年至 2027 年）：可引入混合鍵合技術(shù)用于 20 層堆疊結(jié)構(gòu)。仍為 2.5D。

　　HBM5（2028 年至 2029 年）：SK 海力士路線圖上的首個(gè) 3D HBM 嘗試。與 NVIDIA 的 Feynman 時(shí)間表一致。

　　HBM6 及未來（2030 年及以后）：GPU-DRAM 3D IC 走向主流。

　　2026 年 GTC 大會(huì)上可能出現(xiàn)的情況：與其說是發(fā)布成品，不如說是正式宣布英偉達(dá)與 SK 海力士聯(lián)合開發(fā) 3D 芯片。詹森在 99 Chicken 的晚餐或許是發(fā)布前的協(xié)調(diào)會(huì)議。

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