在開發(fā)ChipStack（Cadence公司基于智能體AI的芯片設(shè)計軟件）的某個階段，Kartik Hegde和他的團隊做了一件在軟件項目中不同尋常的事：他們邀請一位驗證工程師詳細(xì)描述，在閱讀完芯片規(guī)格說明后，其腦海中會發(fā)生什么。這一練習(xí)最終成為Cadence現(xiàn)在所稱的"心智模型"（Mental Model）的基礎(chǔ)（延展閱讀：）。

正如Hegde所描述的，工程師們不僅僅是閱讀規(guī)格說明，同時還構(gòu)建了一個關(guān)于設(shè)計的心理框架，提出問題并形成假設(shè)，以指導(dǎo)驗證過程。Hegde在Cadence年度用戶大會CadenceLIVE期間接受媒體采訪時說："從那次對話中產(chǎn)生了這個概念，即人類驗證工程師在閱讀后會形成一個關(guān)于設(shè)計的心智模型，提出那些真正能為后續(xù)工作提供信息的問題。"下一步是將這個過程轉(zhuǎn)化為軟件。Hegde和ChipStack團隊沒有依賴工程師的內(nèi)在理解，而是著手為AI代理重現(xiàn)相同的學(xué)習(xí)過程。

心智模型

ChipStack最初是作為一家初創(chuàng)公司由Hegde創(chuàng)立，去年被Cadence收購，旨在使用智能體AI將前端芯片設(shè)計和驗證工作流程自動化。該系統(tǒng)位于傳統(tǒng)EDA工具之上，協(xié)調(diào)RTL生成、testbench創(chuàng)建和驗證等任務(wù)。該平臺的核心是心智模型，它充當(dāng)設(shè)計的共享表示，智能體在執(zhí)行這些工作流程時可以引用。Hegde指出，這個概念還解決了一個更直接的問題：芯片設(shè)計規(guī)模太大，無法放入大型語言模型的上下文窗口中。通過將設(shè)計結(jié)構(gòu)化為可導(dǎo)航的表示，系統(tǒng)執(zhí)行現(xiàn)在所稱的"上下文工程"，允許智能體逐步訪問相關(guān)信息，而不是一次性獲取所有信息。上下文工程是塑造AI系統(tǒng)在行動前所看到的一切的實踐，包括指令、相關(guān)數(shù)據(jù)、可用的工具，以及任何有助于其完成任務(wù)的內(nèi)容。

隨著AI系統(tǒng)正從單次提示轉(zhuǎn)向多步驟推理智能體，失敗的原因越來越多地不在于模型能力，而在于缺失或結(jié)構(gòu)不良的上下文。與其將整個設(shè)計或數(shù)據(jù)集輸入LLM，上下文工程將信息組織成系統(tǒng)可以導(dǎo)航的形式，在每個步驟中檢索所需內(nèi)容。Cadence的心智模型屬于這一類別，充當(dāng)結(jié)構(gòu)化的上下文層，讓智能體能夠處理復(fù)雜的芯片設(shè)計，而無需一次性攝入所有內(nèi)容。雖然心智模型有時被描述為知識圖譜，但Hegde表示，這個標(biāo)簽只捕捉到了系統(tǒng)的一部分。芯片設(shè)計本身具有固有的結(jié)構(gòu)，信號、時序和數(shù)據(jù)流形成了關(guān)系圖譜。雖然LLM被用于解釋規(guī)格說明和代碼以構(gòu)建模型，但結(jié)果不是開放式文本，而是系統(tǒng)可以處理的結(jié)構(gòu)化表示。

為了理解這在實踐中如何運作，Hegde分解了心智模型的結(jié)構(gòu)方式。他描述了它如何跨多個層級組織芯片設(shè)計：從端口（輸入和輸出）開始，然后將其分組為通道（如PCI Express接口），包括獨立的讀寫路徑。然后它對流經(jīng)通道的事務(wù)進(jìn)行建模，最后將那些事務(wù)序列捕獲為事件。

Hegde解釋說，心智模型并不止步于構(gòu)建芯片的結(jié)構(gòu)，還對設(shè)計的實際運作方式進(jìn)行建模。它編碼每個端口的角色，區(qū)分通道內(nèi)的控制信號和數(shù)據(jù)信號，建模正在發(fā)生的操作類型，以及它們?nèi)绾坞S時間展開。它還反映了工程師如何思考設(shè)計，包括預(yù)期行為和可能導(dǎo)致失敗的潛在邊界情況。為了構(gòu)建這種表示，系統(tǒng)分三個階段運行。

靜態(tài)分析步驟（"展開"）提取端口和層次結(jié)構(gòu)等結(jié)構(gòu)元素。然后增強階段使用LLM來解釋這些元素的含義。最后，推理步驟將該信息組織成系統(tǒng)可以處理的結(jié)構(gòu)化形式。

雖然心智模型最初是為了支持芯片設(shè)計驗證工作流程而構(gòu)建的，但Hegde表示其范圍已經(jīng)在擴展。早期開發(fā)專注于提高智能體生成和驗證testbench的能力，進(jìn)展主要通過驗證性能來衡量。但這種狹隘的關(guān)注正在讓位于更廣泛的視角。"在過去六個月里，無論是從客戶還是從內(nèi)部來看，我們清楚地認(rèn)識到，這個概念必須擴展到僅僅關(guān)注驗證的范圍之外，"Hegde說。為了支持這種擴展，Cadence已開始將心智模型擴展到設(shè)計過程的后期階段。這包括納入額外的結(jié)構(gòu)和物理信息，如控制流圖、估計的門數(shù)量，甚至大致的功耗特性。這些元素使系統(tǒng)更接近于對完整芯片實現(xiàn)進(jìn)行推理，而不僅僅是流片前驗證。

Hegde說，目標(biāo)是讓心智模型成為跨多個"超級智能體"的共享基礎(chǔ)，這些超級智能體在設(shè)計流程的不同部分工作。為了更接近Cadence"規(guī)格說明輸入、芯片輸出"的長期愿景，該模型將需要超越其當(dāng)前形式。早期的用戶反饋已經(jīng)在塑造這個方向。

根據(jù)Hegde的說法，客戶對他們在EDA工具中描述的一種新能力給予了積極回應(yīng)：對他們設(shè)計的語義理解。與此同時，他們正在推動更直接地訪問心智模型本身，包括允許他們查詢并在其上構(gòu)建自定義工作流程的API。實際上，這改變了工程師與設(shè)計交互的方式。工程師不再僅僅依賴基于仿真的驗證，而是開始探索設(shè)計的結(jié)構(gòu)化表示是否可以幫助更早地發(fā)現(xiàn)不一致之處，比如在運行任何測試之前識別規(guī)格說明與其實現(xiàn)之間的不匹配。

像任何整合LLM輸出的功能一樣，可靠性問題仍然存在。用戶詢問了如何驗證心智模型是否正確，這是Hegde承認(rèn)的挑戰(zhàn)。雖然系統(tǒng)以編譯器和靜態(tài)分析工具的確定性輸出為基礎(chǔ)，但它也依賴LLM驅(qū)動的解釋，這引入了一些不確定性。在實踐中，錯誤往往是局部的，比如遺漏某個功能、誤解功能，或者誤解信號之間的關(guān)系。Hegde說，這些錯誤通常源于不完整的規(guī)格說明或RTL本身的不一致。因此，工程師仍然需要審查和驗證模型的輸出。

對Hegde來說，心智模型概念展示了芯片設(shè)計工作流程可能如何發(fā)展。他在行業(yè)早期的另一個拐點中看到了一個類比，當(dāng)時硬件描述語言（如Verilog）允許工程師在更高層級描述電路，讓編譯器將該意圖翻譯成低層級表示。"這有一個非常清晰的類比，"Hegde說。"人類正在編寫規(guī)格說明，而LLM就像編譯器一樣，正在創(chuàng)建這種內(nèi)部表示，也就是心智模型，然后這被降低到RTL。"從這個意義上說，心智模型代表了一種引入新抽象層的嘗試，這個層級位于規(guī)格說明和實現(xiàn)之間，以機器可以操作的形式捕獲設(shè)計意圖。

但Hegde很快指出，這種比較是有限度的。與傳統(tǒng)編譯器（確定性的且被廣泛信任）不同，LLM仍然是概率性的。"我們還沒有真正達(dá)到那種真正的抽象層級提升，因為人類仍然需要參與其中，"他說。"也就是說，我認(rèn)為那就是它的發(fā)展方向。"如果這個理論成立，上下文工程可能證明是新興智能體堆棧中更重要的一層，不僅在芯片設(shè)計中，而且在任何結(jié)構(gòu)和解釋信息與生產(chǎn)輸出同等重要的領(lǐng)域中。