SI（信號(hào)完整性）和PI（電源完整性）這兩個(gè)話題，做硬件的工程師肯定不陌生。高速設(shè)計(jì)做多了你就會(huì)發(fā)現(xiàn)，很多看起來(lái)稀奇古怪的問(wèn)題，歸根結(jié)底都是SI或PI沒(méi)處理好。今天就把實(shí)戰(zhàn)中經(jīng)常碰到的高頻問(wèn)題梳理一遍，都是實(shí)打?qū)嵉母韶洝?/p>

一、信號(hào)完整性（SI）那些事兒1. 反射問(wèn)題到底怎么處理

說(shuō)起反射，做高速設(shè)計(jì)的工程師肯定不陌生。啥是反射？簡(jiǎn)單講就是信號(hào)在傳輸過(guò)程中遇到了阻抗不匹配的地方，一部分信號(hào)被彈回來(lái)了。這個(gè)問(wèn)題在DDR、Serdes這些高速接口上特別常見(jiàn)。

按我的經(jīng)驗(yàn)，反射產(chǎn)生主要有三個(gè)原因：阻抗不連續(xù)、過(guò)孔和連接器、端接不合理。你看到波形有振鈴、邊沿抖動(dòng)、臺(tái)階這些現(xiàn)象，十有八九就是反射在作怪。

實(shí)戰(zhàn)怎么處理？第一，優(yōu)先保證傳輸線的阻抗連續(xù)性。微帶線、帶狀線的寬度計(jì)算一定要準(zhǔn)，參考平面要完整。第二，高速信號(hào)換層記得加伴地孔，而且要靠近過(guò)孔。第三，端接方式要選對(duì)：串聯(lián)端接適合短距離，并聯(lián)端接適合長(zhǎng)距離，總線型信號(hào)常用末端并聯(lián)。

串?dāng)_就是相鄰的信號(hào)線之間互相"勾搭"，本來(lái)走這根線的信號(hào)跑到另一根線上去了。在PCB布線密度高的情況下，這個(gè)問(wèn)題特別頭疼。

說(shuō)起來(lái)，串?dāng)_的大小跟線間距、走線長(zhǎng)度、耦合長(zhǎng)度關(guān)系很大。3W規(guī)則大家都聽(tīng)過(guò)，就是信號(hào)線中心到中心間距要大于3倍線寬，這樣串?dāng)_能降低70%左右。重要信號(hào)之間最好包地或者拉地線隔離，走線盡量短。

降串?dāng)_的幾個(gè)實(shí)用技巧差分對(duì)內(nèi)要緊耦合，對(duì)外要松耦合；敏感信號(hào)跟干擾源之間加大間距；高速信號(hào)不要走在連接器引腳相鄰的位置；層間串?dāng)_比同層小很多，條件允許的話把高速信號(hào)放內(nèi)層。

很多新手只看眼圖，其實(shí)時(shí)序裕量才是關(guān)鍵。數(shù)據(jù)眼圖看著挺好，但Setup/Hold時(shí)間可能已經(jīng)快掛不住了。

我建議大家在做高速設(shè)計(jì)的時(shí)候，一定要在原理圖階段就算清楚走線延時(shí)、時(shí)鐘偏斜、建立保持時(shí)間裕量。DDR的地址線、數(shù)據(jù)線分組等長(zhǎng)只是基礎(chǔ)，關(guān)鍵是分組內(nèi)的匹配精度要滿足要求。一般DDR4數(shù)據(jù)線組內(nèi)等長(zhǎng)控制在5mil以內(nèi)，地址命令控制線相對(duì)時(shí)鐘等長(zhǎng)控制在20mil以內(nèi)。

二、電源完整性（PI）核心要點(diǎn)1. PDN設(shè)計(jì)到底要關(guān)注啥

電源完整性說(shuō)白了就是讓芯片的電源腳得到"干凈穩(wěn)定"的供電。很多問(wèn)題看似是信號(hào)問(wèn)題，實(shí)際上是電源問(wèn)題，特別是電流大、頻率高的場(chǎng)景。

按我的經(jīng)驗(yàn)，PDN設(shè)計(jì)要關(guān)注三個(gè)層次：芯片電源引腳到PCB平面、平面到VRM、整個(gè)系統(tǒng)的電源架構(gòu)。每個(gè)層次的要求不一樣，芯片端要求低阻抗、VRM端要求快速響應(yīng)、架構(gòu)層面要求合理分配。

2. 去耦電容怎么擺才有效

去耦電容這個(gè)問(wèn)題，很多人知道要擺，但不一定擺對(duì)了。常見(jiàn)的問(wèn)題有：電容距離芯片太遠(yuǎn)、多種電容混在一起隨便擺、走線太細(xì)太長(zhǎng)。

正確的擺法是這樣的高頻小電容要緊靠芯片電源引腳，越近越好；不同容值的電容要均勻分布在芯片周圍；電源引腳fanout的過(guò)孔要短粗，減少寄生電感；去耦電容的地過(guò)孔要和電源過(guò)孔配對(duì)走，電流回路要小。

電源完整性里有個(gè)概念叫諧振點(diǎn)，就是平面電容和過(guò)孔電感形成的諧振頻率。如果芯片的工作頻率剛好落在諧振點(diǎn)上，電源噪聲會(huì)被放大，EMI問(wèn)題也會(huì)更嚴(yán)重。

其實(shí)我們做設(shè)計(jì)的時(shí)候，一般會(huì)通過(guò)仿真來(lái)找到諧振點(diǎn)位置，然后有針對(duì)性地加電容或者調(diào)整布局。但實(shí)際項(xiàng)目中，很多東西是需要在板子回來(lái)后用網(wǎng)絡(luò)分析儀去測(cè)的，仿真只能作為參考。

這里要提個(gè)醒

很多工程師習(xí)慣在芯片周圍密密麻麻擺一堆去耦電容，覺(jué)得擺得越多越安全。其實(shí)不是的，電容太多反而可能引入更多諧振點(diǎn)，而且占用布線空間。數(shù)量和位置都要根據(jù)仿真和測(cè)試結(jié)果來(lái)定。

三、SI/PI聯(lián)合仿真怎么做1. 仿真的時(shí)機(jī)很重要

很多人等板子回來(lái)了才發(fā)現(xiàn)問(wèn)題，這時(shí)候改版成本就高了。按我的經(jīng)驗(yàn)，原理圖設(shè)計(jì)階段就要開(kāi)始做PDN預(yù)算分析，布局布線階段要進(jìn)行SI檢查，布線完成后做完整的通道仿真。

2. 模型從哪來(lái)

仿真結(jié)果的準(zhǔn)確性很大程度上取決于模型質(zhì)量。芯片IBIS模型可以從廠商官網(wǎng)下載，阻焊、走線的參數(shù)要按實(shí)際板材來(lái)設(shè)置。說(shuō)起來(lái)，有些小廠的芯片可能沒(méi)有IBIS模型，這時(shí)候可以用經(jīng)驗(yàn)值估算，保守一點(diǎn)設(shè)計(jì)。

3. 仿真結(jié)果怎么看

仿真報(bào)告拿到手，重點(diǎn)看這幾個(gè)指標(biāo)：眼圖裕量、插入損耗、回波損耗、串?dāng)_、電源紋波。眼圖Margin一般要大于20%，插入損耗在奈奎斯特頻率處要小于-10dB，電源紋波要控制在芯片規(guī)格的1/3以內(nèi)。

仿真和實(shí)測(cè)的關(guān)系仿真永遠(yuǎn)不可能完全準(zhǔn)確，但能幫你發(fā)現(xiàn)大部分問(wèn)題、縮短調(diào)試周期。實(shí)際項(xiàng)目中，建議仿真和實(shí)測(cè)結(jié)合著來(lái)，用示波器、TDR、網(wǎng)絡(luò)分析儀驗(yàn)證仿真結(jié)果，逐步校準(zhǔn)仿真模型。

有些項(xiàng)目為了成本用普通FR4，高速信號(hào)一跑起來(lái)問(wèn)題一堆。高速板材雖然貴一點(diǎn)，但能減少你后面調(diào)試的時(shí)間，實(shí)際上是省錢的。我建議5Gbps以上的信號(hào)用Mid-loss以上的板材，10Gbps以上用Low-loss板材

2. 生產(chǎn)加工的公差要考慮

設(shè)計(jì)的時(shí)候阻抗算得再好，生產(chǎn)出來(lái)可能有偏差。線寬、層壓厚度、介質(zhì)常數(shù)都有公差，理論上一條線阻抗50歐姆，±10%的誤差可能讓它跑到45-55歐姆。建議在設(shè)計(jì)階段就把阻抗波動(dòng)范圍算進(jìn)去，留夠余量。

3. 封裝和引腳別忽略

很多人只看走線，但芯片的封裝、連接器的引腳結(jié)構(gòu)對(duì)高速信號(hào)影響也很大。QFN封裝的地焊盤、連接器的針腳分布，都會(huì)影響阻抗連續(xù)性。在芯片選型和方案設(shè)計(jì)階段就要把這些因素考慮進(jìn)去。

一個(gè)經(jīng)常被忽略的點(diǎn)

測(cè)試方法也會(huì)影響結(jié)果。用示波器測(cè)高速信號(hào)的時(shí)候，探頭和接地線要短，否則你測(cè)到的可能是探頭的諧振而不是真實(shí)信號(hào)。有條件的話用同軸探頭或者焊接式探頭，能獲得更準(zhǔn)確的測(cè)量結(jié)果。

最后說(shuō)一句

好了，今天跟大家聊了聊SI/PI設(shè)計(jì)中幾個(gè)高頻碰到的問(wèn)題，都是實(shí)戰(zhàn)經(jīng)驗(yàn)的總結(jié)，沒(méi)有太多理論東西，希望能對(duì)大家有幫助。

其實(shí)高速設(shè)計(jì)這東西，經(jīng)驗(yàn)比理論重要，但扎實(shí)的理論基礎(chǔ)能幫你更快地分析和解決問(wèn)題。建議大家平時(shí)多看看芯片的datasheet和design guide，很多廠商都提供了詳細(xì)的設(shè)計(jì)指南，這些才是最有價(jià)值的參考資料。