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互補型場效應晶體管 (CFET：COMPLEMENTARY FET ) 器件架構有望在邏輯技術路線圖中取代環(huán)柵 (GAA) 納米片晶體管。在 CFET 器件中，n 型和 p 型 MOS 晶體管堆疊在一起，首次消除了標準單元高度中 n-p 間距的限制。因此，如果能與先進的晶體管接觸和供電技術相結合，CFET 器件架構有望大幅縮小邏輯標準單元尺寸。

在所有可能的集成流程中，單片CFET (mCFET：monolithic CFET) 被認為是干擾最小的，它能以最快的速度將CFET引入到符合行業(yè)實際尺寸的器件中。采用單片集成，具有共用頂部和底部柵極的垂直器件結構可以在一系列工藝步驟中完成圖案化和加工。

垂直堆疊層帶來了一些挑戰(zhàn)，需要CFET專用模塊來實現(xiàn)堆疊橫截面關鍵部分的垂直隔離。例如，中間介質(zhì)隔離 (MDI) 模塊可以提供頂部和底部柵極之間的隔離。這使得可以為頂部和底部器件設置不同的閾值電壓。

近年來，在展示300mm mCFET集成流程的關鍵構建模塊方面取得了顯著進展。在2024年VLSI大會上，imec的研究人員報告了一種帶有MDI模塊的mCFET器件，該器件與內(nèi)部間隔層兼容——內(nèi)部間隔層是一種納米片特有的結構，可以將柵極與源極/漏極 (S/D) 隔離。在 IEDM 2024 上，imec 通過實驗演示了一種功能性 mCFET，其背面直接與底部 pMOS 器件的源漏極 (S/D) 接觸。

Imec 預計將在邏輯技術路線圖的 A7 節(jié)點（0.7nm）引入 mCFET 器件架構，屆時 mCFET 將取代外壁叉片（outer wall forksheet）（圖 1）。后者旨在將基于納米片的邏輯路線圖擴展到 A10 節(jié)點，以期屆時 mCFET 能夠實現(xiàn)量產(chǎn)。

mCFET 向更多節(jié)點的擴展性

業(yè)界關注的問題

在電路層面，imec 提出雙排（double-row ） CFET 架構是將 mCFET 集成到 A7 標準單元中的最優(yōu)方式 。雙排 CFET 標準單元包含兩排堆疊的器件，中間共享一個垂直信號過孔，單元邊界處設有“VSS”功率墻。在 IEDM 2024 上，imec 通過一項設計技術協(xié)同優(yōu)化 (DTCO) 研究，展示了這種雙排 CFET 架構如何在 A7 技術節(jié)點上實現(xiàn)制造能力和面積效率之間的最佳平衡（圖 2）。

然而，業(yè)界一直不愿轉向新的器件架構，因為這需要巨額的工具投資和額外的風險。為了成功過渡，新架構能夠跨不同節(jié)點使用至關重要。

因此，imec 的研究人員繼續(xù)開展 DTCO 研究，以探究雙排 mCFET 在后續(xù)技術節(jié)點上的可擴展性。

為了評估電路級的功率-性能-面積 (PPA) 指標，研究人員模擬了一個 15 級環(huán)形振蕩器（即包含 15 個基于 mCFET 的逆變器的 RO）的運行情況。該 RO 采用越來越小的標準單元布局實現(xiàn)，符合 A7、A5 和 A3 節(jié)點規(guī)范。

為了支持可擴展性，必須在受限的功率密度預算下，保持各節(jié)點上 RO 的每性能。性能評估的關鍵指標是 RO 的頻率，表示為有效驅動電流與有效電容之比。

關鍵性能提升措施

隨著標準單元尺寸的縮小，單個 CFET 溝道的薄層寬度也隨之減小，從而降低了有效驅動電流并增加了寄生電容。因此，需要性能提升措施來平衡這些參數(shù)，并在不同節(jié)點上保持性能一致，同時限制功率密度的增加。M0 電源軌可以提供額外的優(yōu)勢。

擴展到 A5 節(jié)點需要引入外壁叉片器件架構（圖 3）。

此前，叉狀片狀（forksheet）結構被認為是納米片狀器件的延伸，但其結構與CFET設計完全兼容。叉狀片狀結構的外壁最后壁設計方法之所以引人注目，是因為它能增強溝道應力，從而提高CFET器件的驅動電流。叉狀片狀結構共享的n-n或p-p壁使得柵極延伸范圍更小，從而降低了柵極寄生電容。采用Ω形柵極可以更有效地包裹溝道，從而獲得更多優(yōu)勢。

A3 節(jié)點除了 Ω 型柵極外壁叉片和 M0 電源軌（圖 4）之外，還需要一個額外的性能增強器。通過引入混合溝道取向，可以進一步提高有效驅動電流。調(diào)整溝道取向會影響載流子的遷移率，n 型和 p 型器件的最佳取向有所不同。需要注意的是，最佳選擇還取決于溝道中是否引入應變（以及應變的大?。?。imec 團隊評估了各種溝道取向，發(fā)現(xiàn)最佳組合可將驅動電流提高高達 20%。可以通過平衡溝道寬度來補償由此帶來的功率密度增加。

嵌入式 MDI 模塊

在 IEDM 2025 上，imec 通過實驗演示了關鍵模塊：嵌入式 MDI 模塊，該模塊允許在 mCFET 工藝流程中集成不同方向的頂部 nMOS 器件和底部 pMOS 器件的溝道。

eMDI的制造工藝流程始于載流子和供體晶圓，在晶圓上分別外延生長CFET特有的Si和犧牲SiGe層堆疊結構，用于形成底部溝道和頂部溝道。然后，使用晶圓熔合鍵合技術將這些外延堆疊結構重新組合。SiCN鍵合介質(zhì)成為mCFET器件結構中嵌入的MDI單層薄膜，用于隔離底部和頂部部分。完成這些步驟后，使用傳統(tǒng)的mCFET工藝流程完成mCFET的加工，包括納米片圖案化、Si鰭片顯露、柵極和內(nèi)部間隔層形成、底部和頂部源漏極外延生長以及金屬柵極替換（圖5）。

Imec成功地將該eMDI模塊集成到完整的mCFET工藝流程中，并展示了具有不同溝道取向的功能性頂層器件：(100)硅頂層nFET、(100)和(110)硅頂層pFET。這些頂層器件采用正面連接方式制造（圖6）。

隨后，集成流程進一步擴展，實現(xiàn)了與mCFET底部器件的直接背面接觸。imec CFET團隊展示了具有集成eMDI模塊、正面連接的(100) Si頂部nFET以及直接背面接觸的(110) Si pFET的功能性mCFET器件（圖7）。

eMDI 的優(yōu)勢

與早期版本的 MDI 模塊（imec 稱之為替代 MDI 或 rMDI ）相比，eMDI 模塊具有多項優(yōu)勢。在 rMDI 中，有源 Si/SiGe 外延堆疊被轉換為一個高 Si/SiGe1/SiGe2 多層堆疊。在后續(xù)工藝流程中，犧牲層 SiGe1 被柵極功函數(shù)金屬取代，而富鍺 SiGe2 層則轉化為 MDI 介質(zhì)層。

兩種方法的主要區(qū)別在于初始襯底工程（圖 8）。在 eMDI 方案中，mCFET 工藝從預先嵌入 MDI 模塊的先進鍵合襯底開始。在首次鍵合之前，使用單獨的晶圓生長 n 和 pMOS 有源外延層，這使得可以集成異質(zhì)溝道，從而優(yōu)化 n 和 pMOS 器件的性能。這些溝道可以是不同取向的（如本研究所示），也可以是具有不同應變的溝道，甚至可以是使用不同材料的 n 和 p 溝道。

其他優(yōu)勢包括降低工藝復雜性和簡化外延生長步驟：eMDI 避免了沉積復雜的Si/SiGe1/SiGe2 多層堆疊結構，也無需用介質(zhì)層替換虛擬 SiGe2 層。此外，通過在兩個獨立的晶圓上生長外延堆疊結構，可以在外延生長過程中達到層弛豫之前添加更多 Si 溝道，從而提高設計的靈活性。這種新型 MDI 模塊只需對 mCFET 流程進行少量修改，即可集成到任何 mCFET 基線中。

不同的溝道材料，

嵌入式底部介質(zhì)隔離模塊

Imec目前正在優(yōu)化基于eMDI的mCFET工藝流程中不同溝道方向的關鍵模塊。未來的工作將擴展該方案，以集成不同的溝道材料，例如用于pMOS的Ge和用于nMOS的Si。

此外，imec CFET 團隊計劃采用類似的“嵌入式”方法來集成底部介質(zhì)隔離層 (BDI)，該工藝模塊用于將源漏外延層與襯底隔離。與目前使用的替代型 BDI (rBDI) 相比（圖 9），采用基于晶圓鍵合層轉移的 eBDI 方法有望簡化背面連接的集成。此外，eBDI 方法還能為 BDI 材料的選擇提供更大的自由度。一種選擇是使用高導熱材料，這或許可以緩解人們對 mCFET 熱可靠性的擔憂。

Imec 通過一項 DTCO 研究確定了支持跨多個技術節(jié)點的 mCFET 器件架構進行激進面積縮放所需的性能提升措施。雖然最小化寄生柵極電容對于 A7 節(jié)點至關重要，但 A5 和 A3 節(jié)點將引入帶有 Ω 形柵極的外壁叉形結構以及 M0 電源軌。

對于 A3 節(jié)點，引入分別針對 p 型和 n 型 MOS 優(yōu)化的異質(zhì)溝道對于在最終縮放的標準單元尺寸下保持性能和功率密度至關重要。eMDI 模塊是實現(xiàn) mCFET 流程中異質(zhì)溝道集成的關鍵使能技術。這已在具有不同溝道方向的 nMOS 和 pMOS 頂部器件的 mCFET 器件上進行了實驗驗證。

*免責聲明：本文由作者原創(chuàng)。文章內(nèi)容系作者個人觀點，半導體行業(yè)觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業(yè)觀察對該觀點贊同或支持，如果有任何異議，歡迎聯(lián)系半導體行業(yè)觀察。

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