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隨著技術(shù)進(jìn)步，芯片設(shè)計(jì)變得越來越難，這是眾所周知的事實(shí)。圍繞這些問題的討論大多集中在海量人工智能工作負(fù)載帶來的挑戰(zhàn)以及向異構(gòu)多芯片設(shè)計(jì)轉(zhuǎn)型所面臨的難題上。雖然這些確實(shí)存在問題，但還有一個(gè)潛在因素使情況變得更加糟糕：先進(jìn)節(jié)點(diǎn)擴(kuò)展的投資回報(bào)率正在以大多數(shù)團(tuán)隊(duì)尚未量化的方式被壓縮。

三十年來，摩爾定律一直是經(jīng)濟(jì)發(fā)展的引擎。如今，在3納米及以下制程工藝階段，這股引擎的動(dòng)力正在減弱。盡管代工廠承諾大幅提升功耗、性能和面積（PPA），但對(duì)大多數(shù)設(shè)計(jì)團(tuán)隊(duì)而言，現(xiàn)實(shí)卻如同“性能海市蜃樓”。盡管在3納米環(huán)柵（GAA）和FinFET工藝遷移方面投入了數(shù)十億美元，但這些進(jìn)步所承諾的性能提升中很大一部分仍然遙不可及。這些性能提升往往被犧牲掉，以留出僅僅用于彌補(bǔ)建模不確定性的“裕量”。我們不妨將這種時(shí)鐘裕量的結(jié)構(gòu)性膨脹稱為“悲觀墻”。

好消息是，這個(gè)裕量并非物理定律所定。它可以被安全地回收并重新定向，以適應(yīng)真正的硅工藝極限。稍后會(huì)詳細(xì)介紹。但首先，讓我們回答這個(gè)問題：什么是3nm工藝的悲觀壁壘？為什么它會(huì)引發(fā)經(jīng)濟(jì)危機(jī)？答案首先在于理解裕量是如何積累的——以及為什么這種積累會(huì)對(duì)經(jīng)濟(jì)產(chǎn)生如此重大的影響。

危機(jī)剖析

在3nm工藝中，時(shí)鐘簽核保護(hù)帶已膨脹至總時(shí)鐘周期的25%至35%。這并非可有可無，而是基于抽象的簽核方法所導(dǎo)致的結(jié)構(gòu)性后果。以下數(shù)據(jù)突顯了這種結(jié)構(gòu)性裕度膨脹的驅(qū)動(dòng)機(jī)制。

以下數(shù)據(jù)反映了先進(jìn)節(jié)點(diǎn)程序普遍存在的趨勢(shì)。雖然具體數(shù)值因設(shè)計(jì)而異，但結(jié)構(gòu)模式是一致的。

2.5倍過度設(shè)計(jì)陷阱：將28nm時(shí)代的驗(yàn)收假設(shè)應(yīng)用于3nm設(shè)計(jì)，會(huì)迫使設(shè)計(jì)人員將時(shí)鐘

網(wǎng)絡(luò)設(shè)計(jì)得比實(shí)際需要的高出2.5倍。這樣一來，你往往是在為芯片本身并不需要的緩沖器、面積和布線復(fù)雜性買單。

近閾值危險(xiǎn)區(qū)：當(dāng)電壓接近器件閾值時(shí)，延遲特性會(huì)呈現(xiàn)指數(shù)級(jí)非線性變化。標(biāo)準(zhǔn)靜態(tài)時(shí)序分析 (STA) 會(huì)過度線性化這些效應(yīng)，為了保持“安全”，會(huì)強(qiáng)制引入相當(dāng)于時(shí)鐘周期8% 到 12%的“不確定性”。

抖動(dòng)黑洞：電源引起的抖動(dòng) (PSIJ) 和同時(shí)切換會(huì)消耗5% 到 10%的裕量。傳統(tǒng)工具將其視為靜態(tài)估計(jì)值。

所有這些影響都掩蓋了悲觀情緒背后有用的空間。

深入探究悲觀主義之墻

每一皮秒不必要的裕量都會(huì)直接影響項(xiàng)目的最終結(jié)果。下表列出了可能導(dǎo)致總時(shí)鐘裕量累積到 25%–35% 范圍內(nèi)的各項(xiàng)因素：

以上觀點(diǎn)各自都站得住腳，并且都基于先進(jìn)的節(jié)點(diǎn)物理學(xué)原理。真正造成悲觀論調(diào)的是這些觀點(diǎn)的累積疊加。

在基于抽象的簽核流程中，電壓敏感性、抖動(dòng)、老化和變異性通常被獨(dú)立且保守地評(píng)估。由于電氣交互作用無法在時(shí)間和電壓上同時(shí)解析，因此最壞情況假設(shè)會(huì)不斷疊加。

硅的性能并沒有下降35%。問題在于我們的抽象方法變得越來越保守。需要明確的是，問題不在于晶體管器件模型本身。這種結(jié)構(gòu)性的悲觀主義源于基于抽象的時(shí)序方法以及獨(dú)立疊加的最壞情況假設(shè)，這些假設(shè)只是近似地描述了電學(xué)行為，而不是直接求解。

經(jīng)濟(jì)后果——一場(chǎng)正在醞釀的危機(jī)

放棄10-15%的可回收時(shí)鐘裕度并非建模上的小問題——它可能造成巨大的競(jìng)爭(zhēng)劣勢(shì)。讓我們更深入地了解一下其中的原因。

功耗懲罰：由于動(dòng)態(tài)功耗與電壓的平方成正比，裕量降低 10% 會(huì)導(dǎo)致動(dòng)態(tài)時(shí)鐘功耗降低約 18%–20%。考慮到時(shí)鐘網(wǎng)絡(luò)消耗SoC 30%–40% 的功耗，這通常決定著一個(gè)設(shè)計(jì)能否在其細(xì)分市場(chǎng)中領(lǐng)先，還是會(huì)因過熱而限制自身性能。

營(yíng)收損失（產(chǎn)品分檔）：在 3 GHz 的目標(biāo)頻率上，通過挽回約 10% 的利潤(rùn)，可以實(shí)現(xiàn)300 MHz 的頻率提升。在大批量生產(chǎn)中，即使將 10% 的產(chǎn)量轉(zhuǎn)移到高端性能產(chǎn)品檔位，也能帶來數(shù)億美元的增量收入，而這些收入目前卻因不確定性而損失。

面積效率低下：抽象驅(qū)動(dòng)的裕量迫使單元尺寸大幅增大，導(dǎo)致時(shí)鐘樹面積增加 10% 至 15%。這會(huì)使芯片尺寸膨脹，并增加數(shù)百萬芯片的單位成本。

現(xiàn)場(chǎng)故障：業(yè)界對(duì)寬泛“保護(hù)帶”的依賴實(shí)際上增加了風(fēng)險(xiǎn)：

• 隱蔽故障 – 寬泛的裕量“掩蓋”了特定的電氣故障，例如軌到軌或占空比問題，直到這些故障在現(xiàn)場(chǎng)出現(xiàn)。

• 老化風(fēng)險(xiǎn) – 應(yīng)用“全局老化稅”忽略了特定路徑的應(yīng)力，導(dǎo)致芯片雖然通過了流片，但在現(xiàn)場(chǎng)卻過早退化。

解決方案：全時(shí)物理強(qiáng)制執(zhí)行

這場(chǎng)危機(jī)源于一個(gè)事實(shí)：模型已經(jīng)跟不上物理學(xué)的發(fā)展了。

解決結(jié)構(gòu)性悲觀問題的最直接方法是用電學(xué)分辨率取代時(shí)序抽象和估計(jì)，具體做法是對(duì)整個(gè)時(shí)鐘進(jìn)行詳細(xì)、精確的 SPICE 分析。但迄今為止，由于兩個(gè)原因，這種方法并不實(shí)際。首先，在如此規(guī)模的網(wǎng)絡(luò)上運(yùn)行標(biāo)準(zhǔn) SPICE 程序會(huì)耗費(fèi)大量時(shí)間，并消耗大量（且昂貴的）計(jì)算資源。其次，標(biāo)準(zhǔn) SPICE 程序甚至無法加載如此規(guī)模的網(wǎng)絡(luò)。

問題不再是悲觀壁壘是否存在——物理學(xué)已經(jīng)證明它的存在。問題在于你的方法論能否在競(jìng)爭(zhēng)對(duì)手之前將其揭示出來。

在先進(jìn)節(jié)點(diǎn)上，競(jìng)爭(zhēng)力越來越取決于能夠安全地去除多少不必要的裕量，而不是能夠增加多少裕量。

3nm工藝的悲觀壁壘并非硅技術(shù)的局限性，而是建模技術(shù)的局限性。

那些直接解決物理問題而不是近似解決物理問題的團(tuán)隊(duì)，將重新獲得其他團(tuán)隊(duì)因不確定性而不斷放棄的性能、能源效率和產(chǎn)量。

（來源：編譯自semiwiki）

*免責(zé)聲明：本文由作者原創(chuàng)。文章內(nèi)容系作者個(gè)人觀點(diǎn)，半導(dǎo)體行業(yè)觀察轉(zhuǎn)載僅為了傳達(dá)一種不同的觀點(diǎn)，不代表半導(dǎo)體行業(yè)觀察對(duì)該觀點(diǎn)贊同或支持，如果有任何異議，歡迎聯(lián)系半導(dǎo)體行業(yè)觀察。

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